【導(dǎo)讀】隨著芯片制造商尋找新的選擇來維持驅(qū)動電流，鐵電體正在接受認(rèn)真的重新考慮。鐵電材料可以提供非易失性存儲器，填補 DRAM 和閃存之間的重要功能空白。事實上，用于存儲器的鐵電體和用于晶體管的 2D 溝道是最近 IEEE 電子設(shè)備會議的兩個亮點。
隨著芯片制造商尋找新的選擇來維持驅(qū)動電流，鐵電體正在接受認(rèn)真的重新考慮。
鐵電材料可以提供非易失性存儲器，填補 DRAM 和閃存之間的重要功能空白。事實上，用于存儲器的鐵電體和用于晶體管的 2D 溝道是最近 IEEE 電子設(shè)備會議的兩個亮點。
鐵電體很有趣，因為它們有一個內(nèi)置的電子偶極子。該偶極子會產(chǎn)生殘余極化，即 P+ 或 P-。施加一個強電場——矯頑電場Ec——改變極化方向，并且在電場移除后新狀態(tài)仍然存在（見圖 1）。鐵電存儲器依靠這種效應(yīng)來存儲非易失性數(shù)據(jù)。
圖 1：作為電場函數(shù)的鐵電極化。
鐵電晶體管有點復(fù)雜。他們使用與傳統(tǒng)電介質(zhì) (DE) 串聯(lián)的鐵電層 (FE) 組裝柵極電容器。切換 FE 的極化會減少其電荷，導(dǎo)致柵極附近的 DE 處的電荷相應(yīng)增加。相對于傳統(tǒng)的 MOSFET，這種所謂的“負(fù)電容”效應(yīng)會導(dǎo)致電流相對于柵極電壓增加得更快，從而降低晶體管的亞閾值擺幅。
亞閾值擺幅 (SS) 是衡量晶體管從導(dǎo)通到關(guān)閉的陡度的指標(biāo)，是電流增加 10 倍所需的電壓變化。隨著晶體管的縮小，在 I on和 I off之間保持足夠的比率變得更加困難。更急劇的開/關(guān)轉(zhuǎn)換是減少泄漏電流的一種途徑。不幸的是，傳統(tǒng)設(shè)備中的 SS 受到約 60mV/decade的玻爾茲曼極限的限制。
FeFET 已被提議作為該問題的潛在解決方案。文獻將這些器件描述為負(fù)電容 FET (NCFET) 和 FeFET，部分取決于作者對器件物理學(xué)的解釋。（本報告僅使用 FeFET。）相對于隧道 FET 等更激進的器件架構(gòu)，鐵電晶體管與傳統(tǒng) MOSFET 非常相似。2011 年鉿-鋯氧化物 (HZO) 電容器的鐵電行為演示表明，鐵電材料可以與現(xiàn)有工藝兼容。?
到底什么是負(fù)電容？
負(fù)電容背后的器件物理原理尚不完全清楚。自首次提出負(fù)電容效應(yīng)以來，研究人員一直在爭論其確切性質(zhì)。它只是瞬態(tài)切換效應(yīng)，還是潛在穩(wěn)定的第三極化狀態(tài)的證據(jù)？
圖 2：自由能與極化。
負(fù)電容是潛在穩(wěn)定狀態(tài)的論點基于 Landau 對相變附近行為的分析，如圖 2 所示。在穩(wěn)定的 P+ 和 P- 狀態(tài)之間，這個論點成立，有一個“中性”可以通過與傳統(tǒng)電介質(zhì)的相互作用來維持配置?？刂凭w管中的負(fù)電容效應(yīng)需要 FE 和 DE 層之間的精確匹配。
根據(jù) imec 的鐵電項目主管 Jan Van Houdt 的說法，這種分析的問題在于 P+ 和 P- 狀態(tài)之間的轉(zhuǎn)變對應(yīng)于鐵電晶胞中離子的物理運動?；瘜W(xué)鍵斷裂并重新形成；兩者之間沒有穩(wěn)定的狀態(tài)。此外，圖 2 源自 Landau-Devonshire 模型，用于平衡條件下的穩(wěn)態(tài)行為。使用平衡模型來描述開關(guān)行為本質(zhì)上是有問題的。
相反，關(guān)于開關(guān)動力學(xué)的討論需要考慮作用在材料上的力。在沒有外場的情況下，每個鐵電晶胞都是一個被其他偶極子包圍的電子偶極子。在單晶中，最低能態(tài)是所有偶極子都沿同一方向排列的狀態(tài)。在沉積在 HfO 2或硅上的 HZO 中，更可能的結(jié)果是多晶材料，具有晶界和稍微隨機的晶體取向。一個晶粒的 P+ 方向可能與其相鄰晶粒的 P+ 方向不對齊。根據(jù)沉積條件，甚至可能存在根本不是鐵電的微晶。材料的凈極化是 P+ 和 P- 域的總和。
當(dāng)施加電場時，偶極子開始與電場對齊。單個偶極子的切換速度非?？臁@是已知最快的電子切換機制之一——但并非多晶、隨機取向薄膜中的所有域都會立即切換。將凈極化從 P+ 轉(zhuǎn)移到 P- 或相反需要有限的時間段。
優(yōu)化亞閾值擺動
當(dāng)開關(guān)發(fā)生時，極化的變化會導(dǎo)致材料的凈電容發(fā)生變化。保持恒定電壓需要從外部源流入電荷：電流流動。北京大學(xué)的 Huimin Wang 及其同事解釋說，當(dāng)極化變化率大于電容變化率時，就會出現(xiàn)負(fù)電容行為。? 他們觀察了獨立 FE 電容器的效果，表明 DE 層的存在并不是該效果的基礎(chǔ)。但是，當(dāng)鐵電體與傳統(tǒng)電介質(zhì)串聯(lián)時，兩者之間的相互作用將決定設(shè)備的整體靜電。
圖 3：鐵電電容器中動態(tài)電容的時間演變。
即使沒有持續(xù)的負(fù)電容狀態(tài)，也可能有負(fù)的微分電容。根據(jù)柵極電壓的掃描速率，凈電容可能會急劇增加，然后隨著柵極電壓“趕上”并達到Vth而下降。如圖 3 所示，部分曲線的電容變化為負(fù)。然而，實際設(shè)備面臨亞閾值擺動和滯后之間的沖突。正如北京大學(xué)小組所解釋的那樣，更陡峭的 SS 需要隨時間更快速地改變極化 (?P/?t)。滯后定義為正向和反向切換時鐵電體兩端的電壓差 (V FE)，是材料的一個基本方面。不幸的是，增加 ?P/?t 會增加 V FE，反之亦然。也就是說，不可能同時優(yōu)化滯后和亞閾值擺動。
因此，鐵電行為是否與商業(yè)設(shè)備相關(guān)仍然是一個懸而未決的問題。
對于記憶，答案似乎是明確的，是的。快速、持久的切換使 FeRAM 處于閃存和 DRAM 之間的重要位置。然而，對于晶體管來說，答案就不太清楚了。雖然使用負(fù)電容來增強 MOSFET 性能可能是不可能的，但一些二維半導(dǎo)體材料也具有鐵電特性。
（來源：內(nèi)容由半導(dǎo)體行業(yè)觀察（ID：icbank）編譯自semiengineering）
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