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使用CD4007陣列構(gòu)建CMOS邏輯功能

發(fā)布時(shí)間：2022-10-21 來源：ADI 責(zé)任編輯：wenwei

【導(dǎo)讀】本實(shí)驗(yàn)活動的目標(biāo)是使用CD4007晶體管陣列構(gòu)建各種CMOS邏輯功能。CD4007包含三對互補(bǔ)的NMOS和PMOS晶體管。

使用CD4007晶體管陣列構(gòu)建反相器

圖1顯示了CD4007的原理圖和引腳排列。

圖1. CD4007 CMOS晶體管陣列引腳排列

多達(dá)三個(gè)單獨(dú)的反相器可由一個(gè)CD4007封裝陣列構(gòu)建而成。第一個(gè)配置最簡單，如圖2所示，將引腳8和13連接在一起作為反相器輸出即可構(gòu)建。引腳6將作為輸入端。確保將引腳14(V_DD)連接到電源，引腳7(V_SS)連接到地。

圖2. 三個(gè)反相器

第二個(gè)反相器是通過將引腳2連接到V_DD 且將引腳4連接到 V_SS來構(gòu)建的。引腳1和5連接在一起作為輸出，引腳3作為輸入。第三個(gè)反相器是通過將引腳11連接到V_DD且將引腳9連接到V_SS來構(gòu)建的。引腳12為輸出，引腳10為輸入。

CMOS反相器特性表征

CMOS反相器有許多靜態(tài)(DC)和動態(tài)(AC)性能特性，這些參數(shù)通常會固定的并需要測量。本部分我們將測量反相器的若干特性，但其他類型的門電路也可進(jìn)行相同的測量，本次活動的后面部分會予以說明。我們將從靜態(tài)特性開始，包括閾值電壓、躍遷區(qū)域?qū)挾取⑤敵鲈春凸嚯娏鳌?/p>

閾值電壓

通常，CMOS制造工藝經(jīng)過特別設(shè)計(jì)，使得NMOS和PMOS器件的閾值電壓V_TH大致相等，即互補(bǔ)。然后，反相器的設(shè)計(jì)人員調(diào)整NMOS和PMOS器件的寬長比W/L，使其各自的跨導(dǎo)也相等。

說明

在無焊試驗(yàn)板上構(gòu)建圖2所示的第一個(gè)反相器，以測試CMOS反相器的輸入到輸出開關(guān)特性。圖3中的藍(lán)色框表示ADALM2000上的連接器所需進(jìn)行的連接。通過100Ω電阻將 V_P((5 V)電源連接到 V_DD （引腳14）以測量電源電流，并接地至V_SS （引腳7）。將波形發(fā)生器的輸出端連接到反相器輸入端（引腳6）以及示波器輸入端1+，并將反相器輸出端（引腳8和13）連接到示波器輸入端2+。將未使用的示波器負(fù)輸入端（1-、2-）接地通常也是一個(gè)好辦法。

圖3. 測量輸入閾值和躍遷區(qū)域的設(shè)置

硬件設(shè)置

配置波形發(fā)生器生成100 Hz三角波，峰峰值幅度為5 V，偏移為2.5 V。兩個(gè)示波器通道均應(yīng)設(shè)置為1 V/div。將示波器配置為XY模式，水平軸為通道1，垂直軸為通道2。

圖4. 測量輸入閾值和躍遷區(qū)域的試驗(yàn)板連接設(shè)置

程序步驟

首先使用示波器通道2測量反相器輸出電壓與輸入的關(guān)系；輸入掃描范圍為0 V至5 V，獲得類似圖5上方所示的曲線。

接著移動通道2示波器輸入端2+和2-，以測量圖3中100Ω電阻R1上的電壓。您可能需要調(diào)整通道2的垂直刻度，以便獲得電流波形的最佳視圖?，F(xiàn)在，輸入從0 V掃描到5 V，獲得I_D與輸入的關(guān)系圖。這應(yīng)當(dāng)與圖5中的底部曲線非常相似。

圖5. 反相器輸出電壓和電源電流曲線與輸入電壓的關(guān)系

圖6. Scopy屏幕截圖：反相器輸出電壓和電源電流曲線與輸入電壓的關(guān)系

輸入到輸出傳遞特性圖顯示了輸出電壓V_OUT與輸入電壓V_IN的關(guān) 系。請注意，當(dāng)輸入電壓從0 V增加到5 V時(shí)，輸出電壓從5 V降低到0 V。電源電流特性圖顯示了流經(jīng)V_DD和地之間晶體管的電流與輸入電壓V_IN的關(guān)系。當(dāng)輸入電壓接近地和 V_DD時(shí)，特性曲線有兩部分，并且V_DD和地之間沒有電流流動，這些情況很有吸引力，因?yàn)樵诖穗A段沒有功耗。這就是為什么如今幾乎所有的數(shù)字電路都采用CMOS技術(shù)構(gòu)建的原因。

作為電源的一小部分，躍遷區(qū)域?qū)挾葧a(chǎn)生通常稱之為噪聲容限的性能度量，即輸出保持在恒定高或低電平下的部分輸入范圍?？紤]到噪聲可能疊加于輸入信號上，因此希望輸出不會響應(yīng)小的輸入變化。窄躍遷區(qū)域也可能減少輸出在狀態(tài)之間轉(zhuǎn)換的時(shí)間量，從而降低NMOS和PMOS晶體管部分導(dǎo)通時(shí)的直通電流。

動態(tài)性能

本部分我們將研究CMOS反相器的動態(tài)特性，即反相器在輸入信號從低電壓切換到高電壓或從高電壓切換到低電壓時(shí)的行為以及相關(guān)功耗。

現(xiàn)在我們考慮由電壓脈沖驅(qū)動的CMOS反相器。典型輸入/輸出波形如圖5所示。反相器的動態(tài)行為延遲特性由兩個(gè)傳輸延遲時(shí)間T_HL和T_LH給出，如圖7所示。請注意，這些傳播時(shí)間根據(jù)中間電源電壓V_DD/2指定。

圖7. CMOS反相器傳輸延遲

圖8. CMOS反相器上升/下降時(shí)間

硬件設(shè)置

現(xiàn)在配置波形發(fā)生器生成500 kHz方波，峰峰值幅度為5 V，偏移為2.5 V。務(wù)必重新連接示波器通道2以測量輸出電壓波形。兩個(gè)示波器通道均應(yīng)設(shè)置為每格1 V。調(diào)整水平刻度，以便查看輸入和輸出波形的上升沿和下降沿，如圖7和8所示。

圖9. CMOS反相器試驗(yàn)板連接

程序步驟

配置示波器通道1和通道2以捕獲輸入和輸出信號的幾個(gè)周期。圖10為Scopy波形圖示例。

圖10. Scopy屏幕截圖：CMOS反相器傳輸延遲

測量

傳輸延遲T_HL和T_LH = 輸入躍遷（當(dāng) V_IN = V_DD/2時(shí)）與輸出躍遷（當(dāng) V_OUT = V_DD/2時(shí)）之間的時(shí)間。上升時(shí)間T_R = 波形從穩(wěn)態(tài)值的10%升至90%所需的時(shí)間。下降時(shí)間T_F = 波形從穩(wěn)態(tài)值的90%降至10%所需的時(shí)間。

使用CD4007晶體管陣列構(gòu)建CMOS施密特觸發(fā)器

說明

施密特觸發(fā)器的輸入端（如圖11所示）連接到四個(gè)堆疊器件的柵極。上面兩個(gè)輸入端連接PMOS，下面兩個(gè)輸入端連接NMOS。晶體管M5和M6用作源極跟隨器，通過將輸出電壓V_OUT反饋到兩個(gè)NMOS和兩個(gè)PMOS器件之間的兩個(gè)堆疊中間點(diǎn)來引入滯回。

圖11. CMOS施密特觸發(fā)器電路

當(dāng) V_IN 為0 V時(shí)，晶體管M1和M3導(dǎo)通，而M2、M4和M5關(guān)斷。由于V_OUT 為高電平，因此M6導(dǎo)通并充當(dāng)源極跟隨器，而M2的漏極（也是M4的源極）位于V_DD至V_TH。如果輸入電壓上升至高于地一個(gè)閾值的水平，則晶體管M2開始導(dǎo)通，M2和M6均會接通以形成分壓器網(wǎng)絡(luò)，以約一半的電源電壓對M4源極進(jìn)行偏置。當(dāng)輸入比1/2V_DD高一個(gè)閾值時(shí)，M4開始導(dǎo)通且即將再次切換。輸入端的任何額外電壓都會導(dǎo)致V_OUT下降。當(dāng)V_OUT下降時(shí)，M6的源極跟隨其柵極，即V_OUT。M6在與M2形成的分壓器中的影響迅速減弱，使V_OUT 進(jìn)一步下降。同時(shí)，M5已開始導(dǎo)通，其柵極通過快速下降的V_OUT變?yōu)榈碗娖?。處于?dǎo)通狀態(tài)的M5使M3源極變?yōu)榈碗娖讲㈥P(guān)斷M3。在M3關(guān)斷的情況下，V_OUT 會一直驟降到地。當(dāng)通過源極跟隨器晶體管的正反饋導(dǎo)致通過堆疊的環(huán)路增益大于1時(shí)，會發(fā)生咬合動作。當(dāng)輸入再次變?yōu)榈碗娖綍r(shí)，堆疊上部會發(fā)生類似過程，并且當(dāng)達(dá)到閾值下限時(shí)會發(fā)生咬合動作。

硬件設(shè)置

在無焊試驗(yàn)板上，構(gòu)建圖11所示的施密特觸發(fā)器電路以測試輸入到輸出開關(guān)特性，就像使用普通反相器所做的那樣。

配置波形發(fā)生器生成1 kHz三角波，峰峰值幅度為5 V，偏移為2.5 V。兩個(gè)示波器通道均應(yīng)設(shè)置為每格1 V。將示波器配置為XY模式，水平軸為通道1，垂直軸為通道2。

圖12. CMOS施密特觸發(fā)器電路試驗(yàn)板連接

程序步驟

使用示波器通道2測量輸出電壓與輸入的關(guān)系；輸入掃描范圍為0 V至5 V，與使用簡單反相器一樣，可得到一個(gè)波形圖。

圖13. CMOS施密特觸發(fā)器Scopy圖

使用CD4007晶體管陣列制作NAND/AND門

如圖14所示，一個(gè)2路輸入NAND門和一個(gè)反相器可由一個(gè)CD4007封裝陣列構(gòu)建而成。通過將引腳12和13連接在一起作為NAND輸出端來配置NAND門，如圖14所示。引腳14和引腳11連接到V_DD以獲得電源，引腳(V_SS)連接到地。應(yīng)將引腳9連接到引腳8以構(gòu)成NAND門的N側(cè)。引腳6將作為A輸入端，引腳10將作為B輸入端。