【導(dǎo)讀】隨著電子設(shè)備越來(lái)越先進(jìn)，集成電路封裝尺寸也變得越來(lái)越小，但這不僅僅是為了提高引腳密度。較高的引腳密度對(duì)于具有許多互連的高級(jí)系統(tǒng)非常重要，但在更高級(jí)的網(wǎng)絡(luò)器件中，還有一個(gè)重要的原因是要為這些系統(tǒng)中運(yùn)行的互連器件設(shè)定帶寬限制。224G 系統(tǒng)和 IP 正在從概念過(guò)渡到商業(yè)產(chǎn)品，這意味著封裝設(shè)計(jì)需要滿足這些系統(tǒng)的帶寬要求。
隨著電子設(shè)備越來(lái)越先進(jìn)，集成電路封裝尺寸也變得越來(lái)越小，但這不僅僅是為了提高引腳密度。較高的引腳密度對(duì)于具有許多互連的高級(jí)系統(tǒng)非常重要，但在更高級(jí)的網(wǎng)絡(luò)器件中，還有一個(gè)重要的原因是要為這些系統(tǒng)中運(yùn)行的互連器件設(shè)定帶寬限制。224G 系統(tǒng)和 IP 正在從概念過(guò)渡到商業(yè)產(chǎn)品，這意味著封裝設(shè)計(jì)需要滿足這些系統(tǒng)的帶寬要求。
封裝中的“高帶寬”并不是一個(gè)新概念，而且封裝設(shè)計(jì)人員知道如何構(gòu)建可在極高頻率下工作的互連。例如，在 MMIC 中，接口能以相對(duì)較高的功率提供高頻率，即使沒(méi)有高密度封裝也能做到這一點(diǎn)。這些封裝并不是新興事物，它們已經(jīng)在某些實(shí)例中使用了幾十年。
224G 系統(tǒng)和這些系統(tǒng)的未來(lái)一代產(chǎn)品所面臨的挑戰(zhàn)是，需要實(shí)現(xiàn)從直流到極高頻率的高帶寬。這意味著 BGA 封裝、封裝基板、封裝中介層和內(nèi)部封裝布線的設(shè)計(jì)必須能在最低階的模式傳播機(jī)制下運(yùn)行。
高速接口的封裝布線方式
新一代數(shù)據(jù)中心架構(gòu)的正常運(yùn)行離不開(kāi)正確的封裝，這種封裝能夠支持基本 (TEM) 模式下的超高頻模式傳播。根據(jù)傳輸線理論，在傳輸線設(shè)計(jì)中，假定相關(guān)信號(hào)以 TEM 模式傳播，這在信道的最低帶寬要求下依然適用。這些因素尤其會(huì)影響信號(hào)在封裝中的傳播行為：
封裝底部 BGA bump 之間的間距
半導(dǎo)體晶粒上 bump 之間的間距
封裝內(nèi)部的布線（即跨層布線）
再分布層 (RDL) 中內(nèi)部走線的尺寸
對(duì)封裝中內(nèi)部布線的每個(gè)部分進(jìn)行分析，可以發(fā)現(xiàn)這些因素在何處收斂，以確定封裝的帶寬限制。要知道，這些因素中的任何一個(gè)都會(huì)限制封裝的總帶寬，從而限制從封裝到 PCB 或連接器的頻率。
考慮到 224G 信道的帶寬限制，應(yīng)使用焊球間距不超過(guò) 0.8 mm 的封裝尺寸來(lái)支持 56 GHz 寬帶信道。這與英特爾公司提供的仿真數(shù)據(jù)以及利用過(guò)渡過(guò)孔周?chē)恼w空腔面積得出的基本計(jì)算結(jié)果相吻合。
使用封裝底部的焊球排列進(jìn)行簡(jiǎn)單計(jì)算，可以估算出 TEM 模式的頻率限制。計(jì)算過(guò)程如下
首先，利用 4 焊球 x 3 焊球的方形區(qū)域、封裝基底材料的介電常數(shù)和 0.8 mm 的焊球間距限制，得出半波長(zhǎng)截止頻率：
F =（真空中的光速）/[sqrt(Dk) * 0.8mm * 2 * 2]
如果基板材料是 ABF，則 Dk = 3.5，近似截止頻率為 F = 50 GHz。這與 802.3 工作組的仿真數(shù)據(jù)和測(cè)試數(shù)據(jù)中的估計(jì)值相似，他們將 0.8 mm 間距封裝的截止頻率設(shè)定為 59 GHz。
對(duì)于封裝內(nèi)部，可以使用類(lèi)似的計(jì)算方法來(lái)確定一階（TE 或 TM）模式——
假設(shè)我們?cè)诓罘謱?duì)與接地平面之間使用上下各約 40 微米的帶狀線，在封裝的過(guò)孔柵欄之間使用 120 微米的帶狀線。這些帶狀線的 TEM 截止頻率大約為：
F =（真空中的光速）/[sqrt(Dk) * 0.12mm * 2]
由此得出的結(jié)果是 667 GHz。封裝內(nèi)部的實(shí)際布線要復(fù)雜一些，但這一基本估計(jì)值說(shuō)明了封裝設(shè)計(jì)可以支持的高帶寬。在這個(gè)簡(jiǎn)單的例子中，即使帶狀線與接地平面的距離大一個(gè)數(shù)量級(jí)，也能輕松支持 224G PAM-4 信號(hào)。
封裝如何達(dá)到帶寬限制
接下來(lái)的兩節(jié)中，我們將詳細(xì)介紹如何達(dá)到上述 TEM 模式傳播的頻率限制。
封裝傳輸線中的 TEM 和非 TEM 模式
傳輸線（特別是用于封裝布線的帶狀線）的尺寸非常小，可以實(shí)現(xiàn)非常高的 TEM 模式帶寬截止頻率。下圖是這些傳輸線的典型布線方式；其中包括在過(guò)孔柵欄之間布線（通常是差分布線），以設(shè)置線路阻抗并在附近線路之間提供屏蔽。
確定封裝中使用的帶狀線帶寬截止頻率的參數(shù)。
在用于封裝的帶狀線中，決定單根帶狀線中 TEM 模式帶寬截止頻率的因素同樣適用于差分帶狀線。將差分帶狀線用于速度極高的 224G 通道，是為了使封裝不會(huì)從封裝基板邊緣產(chǎn)生強(qiáng)烈輻射。因?yàn)?W 的尺寸較?。s 0.1 mm），TEM 帶寬限制非常高，所以傳統(tǒng)封裝在高頻率下也能很好地工作。
焊球間距造成的 TEM 限制
在封裝中，焊球間距也會(huì)產(chǎn)生類(lèi)似的帶寬限制效應(yīng)。這是因?yàn)楦呒?jí)處理器和 FPGA 高數(shù)據(jù)速率接口的封裝會(huì)用接地引腳將信號(hào)引腳包圍起來(lái)。這些引腳在封裝底部形成了一個(gè)同軸差分對(duì)。典型的引腳排列如下圖所示，標(biāo)紅的引腳是與 PCB 的接地連接。
典型的封裝焊球排列。
封裝底部的每個(gè)信號(hào)引腳都是差分對(duì)的一部分。信號(hào)引腳周?chē)嚯x最近的接地引腳負(fù)責(zé)確定 TEM 模式截止頻率，因?yàn)檫@些信號(hào)焊球周?chē)膮^(qū)域看起來(lái)就像一個(gè)矩形封閉空腔，所以對(duì)于較小的空腔，其最低諧振模式的截止頻率通常更低。這是因?yàn)檫^(guò)孔的作用類(lèi)似于過(guò)孔柵欄，它們有兩種功能：
將信號(hào)功率限制在過(guò)孔周?chē)?，以減少串?dāng)_
影響連接封裝和 PCB 的差分過(guò)孔的阻抗
一旦信號(hào)帶寬超過(guò) TEM 截止頻率，部分信號(hào)將以高階模式（TE 或 TM 模式）傳播，該模式將在不同封裝區(qū)域的導(dǎo)體周?chē)尸F(xiàn)出一定的波形。首先，在跨層區(qū)域，每根銅線周?chē)伎赡艽嬖?TEM 模式，這種模式會(huì)阻礙信號(hào)在 56 GHz 以上的帶寬中進(jìn)行寬帶傳播。在封裝底部的焊球區(qū)域，可能會(huì)存在一種 TEM 模式，位于進(jìn)入 PCB 焊盤(pán)的成對(duì)焊球周?chē)?。?duì)于在 224G 下使用差分對(duì)的現(xiàn)代 ASIC 而言，這兩種情況都不太理想。
如何評(píng)估封裝帶寬
上述計(jì)算只是一種粗略的計(jì)算方法，將帶狀線或封裝 bump 對(duì)近似為矩形波導(dǎo)。但由于過(guò)孔/焊球間距和中心導(dǎo)體的影響，封裝布線實(shí)際上并不是以這種方式工作的。
確定信號(hào)行為和信號(hào)導(dǎo)體周?chē)姶艌?chǎng)的唯一方法是使用電磁場(chǎng)求解器。使用場(chǎng)求解器計(jì)算出的數(shù)據(jù)，為 224G 封裝的每個(gè)部分建立仿真模型。這些仿真工具的基本流程如下：
使用電磁場(chǎng)計(jì)算結(jié)果來(lái)確定封裝互連 (bump-to-bump) 各部分的 S 參數(shù)
將 S 參數(shù)回歸到網(wǎng)絡(luò)各部分的線性網(wǎng)絡(luò)中
可以修改從 S 參數(shù)數(shù)據(jù)中提取的線性網(wǎng)絡(luò)，以優(yōu)化信道模型
可將其他因素（如均衡和 PCB 上的傳輸線）添加到模型中
可以通過(guò)觀察強(qiáng)度模式（通常是二維平面上的彩色強(qiáng)度圖）來(lái)觀察從 TEM 行為到非 TEM 行為的過(guò)渡。下圖是一個(gè)矩形介質(zhì)波導(dǎo)的簡(jiǎn)單示例，其中電磁波進(jìn)入了兩種不同的模式（TE 和 TEM）。
總之，在設(shè)計(jì)互連幾何結(jié)構(gòu)時(shí)，封裝設(shè)計(jì)人員不僅要考慮低損耗，還要考慮高帶寬。目前，限制信道帶寬的主要因素是封裝上的焊球間距。這意味著按照摩爾定律，如果帶寬再增加一倍，封裝尺寸就可能達(dá)到傳統(tǒng)封裝制造技術(shù)的極限。在考量封裝設(shè)計(jì)時(shí)，應(yīng)該對(duì)整個(gè)互連過(guò)程進(jìn)行仿真，從封裝內(nèi)的 bump-to-bump 開(kāi)始。
封裝是確保器件正常運(yùn)行的最后一步。如果您的設(shè)計(jì)團(tuán)隊(duì)需要了解封裝設(shè)計(jì)與涉及 PCB 和連接器的互連之間的相互作用，Cadence Allegro X Advanced Package Designer（Allegro X APD）為集成電路封裝提供了先進(jìn)的設(shè)計(jì)和分析工具，可以設(shè)計(jì)和仿真 224G PAM-4 系統(tǒng)，用于實(shí)現(xiàn)高效的引線鍵合設(shè)計(jì)技術(shù)、約束感知基板互連設(shè)計(jì)以及詳細(xì)的互連提取、建模和信號(hào)完整性/供電分析，同時(shí)集成了用于熱分析的多物理場(chǎng)求解器，助力設(shè)計(jì)人員有效驗(yàn)證在散熱方面要求嚴(yán)苛的芯片和封裝設(shè)計(jì)。
文章來(lái)源：Cadence楷登PCB及封裝資源中心
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