數(shù)據(jù)轉(zhuǎn)換器充當(dāng)現(xiàn)實(shí)模擬世界與數(shù)字世界之間的橋梁已有數(shù)十年的歷史。從占用多個(gè)機(jī)架空間并消耗大量電能（例如DATRAC 11位50kSPS真空管ADC的功耗為500W）的分立元件起步，數(shù)據(jù)轉(zhuǎn)換器現(xiàn)已蛻變?yōu)楦叨燃傻膯涡酒琁C。從第一款商用數(shù)據(jù)轉(zhuǎn)換器誕生以來，對(duì)更快數(shù)據(jù)速率的無止境需求驅(qū)動(dòng)著數(shù)據(jù)轉(zhuǎn)換器不斷向前發(fā)展。ADC的最新化身是采樣速率達(dá)到GHz的RF采樣ADC。

 

早先的ADC設(shè)計(jì)使用的數(shù)字電路非常少，主要用于糾錯(cuò)和數(shù)字驅(qū)動(dòng)器。新一代GSPS（每秒千兆樣本）轉(zhuǎn)換器（也稱為RF采樣ADC）利用尖端65nm CMOS技術(shù)實(shí)現(xiàn)，可以集成許多數(shù)字處理功能來增強(qiáng)ADC的性能。這樣，數(shù)據(jù)轉(zhuǎn)換器便從20世紀(jì)90年代中期和21世紀(jì)早期的大A （模擬）小D（數(shù)字）式ADC變身為現(xiàn)在的小A大D式ADC。

 

這并不意味著模擬電路及其性能已衰退，而是說數(shù)字電路的數(shù)量已大幅增加，與模擬性能互為補(bǔ)充。這些增加的特性使得ADC能夠在ADC芯片中快速執(zhí)行大量數(shù)字處理，分擔(dān)FPGA的一些數(shù)字處理負(fù)荷。這就為系統(tǒng)設(shè)計(jì)人員開啟了許多其它可能性。現(xiàn)在，采用這些先進(jìn)的新型GSPS ADC，系統(tǒng)設(shè)計(jì)人員針對(duì)各種各樣的平臺(tái)只需設(shè)計(jì)一種硬件，然后高效率地利用軟件重新配置該硬件，便可適應(yīng)新的應(yīng)用。

 

增強(qiáng)的高速數(shù)字處理

不斷縮小的CMOS工藝尺寸和先進(jìn)的設(shè)計(jì)架構(gòu)相結(jié)合，意味著ADC終于也能利用數(shù)字處理技術(shù)來改善性能。該突破是在20世紀(jì)90年代早期實(shí)現(xiàn)的，自此之后，ADC設(shè)計(jì)人員再也沒有回頭。隨著硅工藝的改進(jìn)（從0.5μm、0.35μm、0.18μm到65nm），轉(zhuǎn)換速度也得到提高。但是，幾何尺寸縮小使得晶體管變小，雖然速度更快（因而帶寬更高），但就模擬設(shè)計(jì)性能而言，某些特性變得略差，例如Gm（跨導(dǎo)）。以前，這要通過增加更多校正邏輯來補(bǔ)償。然而，那時(shí)的硅仍很昂貴，導(dǎo)致ADC內(nèi)部的數(shù)字電路數(shù)量相對(duì)較少。圖1所示為一個(gè)實(shí)例的功能框圖。

 

圖1：集成極少數(shù)字糾錯(cuò)邏輯的早期單芯片ADC

 

隨著硅技術(shù)發(fā)展到深亞微米尺寸（如65nm），數(shù)據(jù)轉(zhuǎn)換器除了內(nèi)核能夠跑得更快（1GSPS或更高）以外，規(guī)模經(jīng)濟(jì)性還使其可以增加大量數(shù)字處理。這是再次審視后發(fā)現(xiàn)的一個(gè)突破性進(jìn)展。通常，根據(jù)系統(tǒng)性能和成本要求，數(shù)字信號(hào)處理是由ASIC或FPGA處理。ASIC是專用電路，開發(fā)需要耗費(fèi)大量資金。因此，設(shè)計(jì)人員通常會(huì)讓ASIC設(shè)計(jì)長(zhǎng)期運(yùn)行，以擴(kuò)大ASIC開發(fā)的投資回報(bào)。FPGA比ASIC便宜，不需要巨額開發(fā)預(yù)算。然而，由于FPGA追求支持所有應(yīng)用，所以其信號(hào)處理能力會(huì)受到速度和功效的限制。這是可以理解的，因?yàn)樗邆銩SIC所不具備的靈活性和重新配置能力。圖2所示為一個(gè)具有可配置數(shù)字處理模塊的RF采樣ADC（也稱為GSPS ADC）的功能框圖。

 

圖2：集成數(shù)字處理模塊的GSPS ADC

 

新一代GSPS ADC將徹底改變無線電設(shè)計(jì)，因?yàn)槠錇樵O(shè)計(jì)提供了極大的靈活性，下面將討論其中幾點(diǎn)。

 

高速數(shù)字處理

早先的無線電利用模擬混頻器和級(jí)聯(lián)數(shù)字下變頻器（DDC）的混合結(jié)構(gòu)來將信號(hào)降頻至基帶以供處理，這涉及到大量硬件（模擬混頻）和電源（模擬域和ASIC/FPGA中的DDC域）。新一代RF采樣ADC的出現(xiàn)，使得DDC可以在充斥定制數(shù)字邏輯的ADC內(nèi)部高速運(yùn)行，這意味著處理的功效要高得多。

 

通過JESD204B提供I/O靈活性

新一代RF采樣ADC不僅具有GSPS采樣能力，而且拋棄了過時(shí)的LVDS輸出，轉(zhuǎn)而采用高速串行接口。新的JEDEC JESD204B規(guī)范允許數(shù)字輸出數(shù)據(jù)通過CML（電流模式邏輯）以每通道最高12.5Gbps的高通道速率傳輸，這就提供了高水平的I/O靈活性。例如，ADC既可在全帶寬模式下工作并在多個(gè)通道上傳輸數(shù)字?jǐn)?shù)據(jù)，也可使用其中一個(gè)可用DDC并在一個(gè)通道上傳輸抽取的/經(jīng)處理的數(shù)據(jù)，只要輸出通道速率低于每通道12.5Gbps即可。

 

可擴(kuò)展的硬件設(shè)計(jì)

在硬件設(shè)計(jì)方面，DDC的使用提供了更高的靈活性。系統(tǒng)設(shè)計(jì)人員現(xiàn)在可以凍結(jié)ADC和FPGA的硬件設(shè)計(jì)，然后只需進(jìn)行細(xì)微的變更，重新配置系統(tǒng)便可適應(yīng)不同的帶寬，只要ADC能夠支持。例如，利用所提供的DDC，一個(gè)無線電既可設(shè)計(jì)為全帶寬ADC（RF采樣ADC），也可設(shè)計(jì)為IF采樣ADC（中頻ADC）。唯一的系統(tǒng)變更將是在RF側(cè)，針對(duì)IF ADC可能需要增加極少的混頻。絕大部分變更將是在軟件中進(jìn)行，配置ADC以支持新的帶寬。不過，ADC+FPGA硬件設(shè)計(jì)可以基本保持不變。這就形成了一個(gè)基準(zhǔn)硬件設(shè)計(jì)，其可以適用于許多平臺(tái)，軟件要求是其唯一變數(shù)。

 

更多其他特性

深亞微米CMOS工藝帶來的高集成度開創(chuàng)了ADC的新時(shí)代——越來越多的特性被內(nèi)置于ADC中。其中包括支持高效AGC（自動(dòng)增益控制）的快速檢測(cè)CMOS輸出，以及信號(hào)監(jiān)控（如峰值檢波器）。所有這些特性都有助于系統(tǒng)設(shè)計(jì)，減少外部器件，縮短設(shè)計(jì)時(shí)間。

 

通信接收機(jī)設(shè)計(jì)更加靈活

一個(gè)非常常見的ADC使用案例是通信接收機(jī)系統(tǒng)設(shè)計(jì)。圖3所示為較早一代無線電接收機(jī)的功能框圖。

 

圖3：用于蜂窩無線電的寬帶數(shù)字接收機(jī)

 

GSM無線電接收機(jī)的一般規(guī)格要求ADC的噪聲頻譜密度（NSD）至少為153 dBFS/Hz或更佳。眾所周知，NSD與ADC的SNR存在如下關(guān)系：

 

NSD = SNR + 10 log10 (fs ÷ 2)
 

其中：SNR的單位為dBFS

 

fs=ADC采樣速率

 

常規(guī)軟件無線電設(shè)計(jì)

在寬帶無線電應(yīng)用中，對(duì)高達(dá)50MHz的頻段同時(shí)進(jìn)行采樣和轉(zhuǎn)換并不是罕見的事。為了正確地對(duì)50MHz頻段進(jìn)行數(shù)字化，ADC將需要至少5倍的采樣帶寬，即至少約250 MHz。將這些數(shù)值代入上式，ADC達(dá)到–153dBFS/Hz NSD要求所需的SNR約為72dBFS。

 

圖4顯示了利用250MSPS ADC對(duì)50MHz頻段有效采樣所采用的頻率規(guī)劃。該圖還顯示了二次和三次諧波頻段的位置。

 

圖4：采用250 MSPS ADC的50MHz寬帶無線電的頻率規(guī)劃

 

ADC采樣的頻率都會(huì)落在ADC的第一奈奎斯特（DC—125MHz）頻段。這種現(xiàn)象稱為混疊，因此這些頻率包括目標(biāo)頻段、折回或混疊到第一奈奎斯特頻段的二次和三次諧波，如圖5所示，說明如下：

 

圖5：顯示在第一奈奎斯特區(qū)中的可用頻段，含二次和三次諧波

 

除NSD規(guī)格外，GSM、LTE和LTE-A等蜂窩通信標(biāo)準(zhǔn)還對(duì)SFDR（無雜散動(dòng)態(tài)范圍）有其它嚴(yán)格要求。這給前端設(shè)計(jì)帶來了很大壓力；對(duì)目標(biāo)頻段中的信號(hào)進(jìn)行采樣時(shí)，前端能夠衰減干擾信號(hào)。

 

注意，常規(guī)無線電前端設(shè)計(jì)的SFDR規(guī)格，即抗混疊濾波器要求很難達(dá)到。滿足SFDR要求的最佳抗混疊濾波器（AAF）解決方案是采用帶通濾波器。通常，此類帶通濾波器為五階或更高階。一款可以滿足此類應(yīng)用的SNR（或NSD）和SFDR要求的合適ADC是16位250 MSPS模數(shù)轉(zhuǎn)換器AD9467，采用AD9467的蜂窩無線電應(yīng)用前端設(shè)計(jì)將類似圖6所示。

 

圖6：包括放大器、抗混疊濾波器和250 MSPS ADC的前端設(shè)計(jì)

 

滿足SFDR要求的AAF的頻率響應(yīng)如圖7所示。此系統(tǒng)的實(shí)現(xiàn)不是不可能，但存在很多設(shè)計(jì)難題。帶通濾波器涉及到大量器件，是最難實(shí)現(xiàn)的濾波器之一。器件選擇非常重要，任何不匹配都會(huì)導(dǎo)致ADC輸出中出現(xiàn)不需要的雜散（SFDR）。除了非常復(fù)雜以外，任何阻抗不匹配都會(huì)影響濾波器的增益平坦度。為了優(yōu)化該濾波器設(shè)計(jì)以滿足帶通平坦度和阻帶抑制要求，需要做相當(dāng)多的設(shè)計(jì)工作。

 

圖7：圖6所示前端的帶通響應(yīng)

 

雖然這種無線電設(shè)計(jì)的前端實(shí)現(xiàn)很復(fù)雜，但它確實(shí)有效，如圖8中的SNR/SFDR性能與頻率的關(guān)系曲線所示。

 

圖8：圖6所示16位250 MSPS ADC設(shè)計(jì)的SNR/SFDR與頻率的關(guān)系

 

205 MHz時(shí)的FFT如圖9所示。然而，系統(tǒng)實(shí)現(xiàn)因?yàn)橄铝性蚨兊脧?fù)雜：

 

1、濾波器設(shè)計(jì)。

 

2、FPGA必須提供專用I/O端口來捕捉LVDS數(shù)據(jù)（16對(duì)），這會(huì)使PCB設(shè)計(jì)復(fù)雜化。

 

3、FPGA還需要留出一些處理能力來進(jìn)行數(shù)字信號(hào)處理。

 

圖9：圖6所示16位250 MSPS ADC設(shè)計(jì)在205MHz時(shí)的FFT

 

RF采樣ADC簡(jiǎn)化并加速設(shè)計(jì)

RF采樣ADC方法采用過采樣技術(shù)，然后抽取數(shù)據(jù)以改善動(dòng)態(tài)范圍。深亞微米CMOS技術(shù)提供的速度優(yōu)勢(shì)與高數(shù)字集成度能力相結(jié)合，開創(chuàng)了RF采樣ADC的新紀(jì)元，它現(xiàn)在能執(zhí)行大量重要處理，而不只是簡(jiǎn)單的模數(shù)轉(zhuǎn)換。這些ADC擁有更多的數(shù)字電路，支持高速信號(hào)處理。

 

對(duì)系統(tǒng)設(shè)計(jì)人員來說，這意味著實(shí)現(xiàn)起來很簡(jiǎn)單，并可獲得其它靈活性，而這在以前一直屬于ASIC/FPGA領(lǐng)域。上面的無線電設(shè)計(jì)示例也可以利用RF采樣ADC實(shí)現(xiàn)。AD9680（14位、1GSPS JESD204B、雙通道ADC）是一款新型RF采樣ADC，而且還有其它數(shù)字處理能力。此ADC在全速率（1GSPS）時(shí)的NSD約為67dBFS?，F(xiàn)在還不用擔(dān)心SNR，因?yàn)樯院缶蜁?huì)知道。目標(biāo)頻段與之前相同，但關(guān)于RF采樣ADC奈奎斯特區(qū)的頻率規(guī)劃要簡(jiǎn)單得多，如圖10所示。這是因?yàn)樵揂DC的采樣頻率（1GHz）是上述例子（250MHz）的4倍。

 

 

圖10：采用1GSPS ADC的50MHz寬帶無線電的頻率規(guī)劃

 

從頻率規(guī)劃可知，它實(shí)現(xiàn)起來要比圖4所示簡(jiǎn)單得多。AAF要求也有所降低，如圖11所示。這種方法的思想是使用簡(jiǎn)單的模擬前端設(shè)計(jì)，而把數(shù)字處理模塊留在RF采樣ADC內(nèi)以執(zhí)行繁重的信號(hào)處理。

 

圖11：1GSPS ADC的AAF移植

 

過采樣的好處是將該頻率規(guī)劃擴(kuò)展到整個(gè)奈奎斯特區(qū)，即比250 MSPS奈奎斯特區(qū)大4倍的區(qū)域。這樣就大大降低了濾波要求，一個(gè)簡(jiǎn)單的三階低通濾波器就足夠，而無需250MSPS ADC方案所用的帶通濾波器。采用RF采樣ADC的簡(jiǎn)化AAF實(shí)現(xiàn)方案如圖12所示。

 

圖12：包括放大器、抗混疊濾波器和1GSPS ADC的前端設(shè)計(jì)

 

圖13所示為低通濾波器響應(yīng)性能。同時(shí)顯示了帶通濾波器以作比較。低通濾波器的帶通平坦度更佳，而且就器件不匹配而言更容易管理。其阻抗匹配也更容易實(shí)現(xiàn)。此外，由于器件數(shù)量更少，系統(tǒng)成本也更低。簡(jiǎn)化的前端設(shè)計(jì)可縮短設(shè)計(jì)時(shí)間。

 

由于現(xiàn)代RF采樣ADC集成了非常多的數(shù)字處理功能，因此數(shù)字處理可以在ADC內(nèi)部高速進(jìn)行。如上文所述，這樣可以實(shí)現(xiàn)高功效和高I/O效率的設(shè)計(jì)?，F(xiàn)在，系統(tǒng)設(shè)計(jì)人員可以利用其FPGA的未使用JESD204B收發(fā)器來服務(wù)來自其它RF采樣ADC的數(shù)據(jù)，這些ADC已對(duì)數(shù)據(jù)進(jìn)行處理（模數(shù)轉(zhuǎn)換、濾波和抽取）。這樣就可以高效使用FPGA資源，同時(shí)提高無線電設(shè)計(jì)的通道數(shù)。

 

圖13：250 MSPS ADC和1GSPS ADC的AAF比較

 

利用DDC，ADC可以用作數(shù)字混頻器來調(diào)諧至設(shè)計(jì)需要的任何中頻。本例同樣使用上述頻率規(guī)劃。采用¼抽取選項(xiàng)和實(shí)數(shù)混頻來演示ADC性能，如圖14所示。

 

圖14：RF采樣速率為1GSPS，DDC設(shè)置為1/4抽取

 

在正?；蛉珟捘Ｊ较?，AD9680的SNR約為66dBFS至67dBFS。當(dāng)DDC處于工作狀態(tài)且抽取比為¼時(shí)，還可以獲得6dB的額外處理增益[3]。這樣可以確保動(dòng)態(tài)范圍性能保持不變。由于RF采樣ADC以4倍原始采樣速率采樣，因此諧波會(huì)擴(kuò)展（如圖10所示）。RF采樣ADC中的DDC確保抽取濾波器以數(shù)字方式衰減干擾信號(hào)。然而，屬于目標(biāo)頻段內(nèi)的諧波（更高階或其它）仍會(huì)顯示，因?yàn)镈DC允許其通過。引起它的原因可以是放大器偽像或低通濾波器沒有足夠的衰減能力。低通濾波器可以根據(jù)系統(tǒng)要求重新設(shè)計(jì)，以滿足其它雜散性能要求。

 

圖15顯示了1GSPS ADC的SNR/SFDR與輸入頻率的關(guān)系。數(shù)據(jù)清楚地表明，DDC的使用使得SNR提高6dB（原因是處理增益），SFDR也得到改善。在全帶寬模式下運(yùn)行時(shí)，SFDR通常受二次或三次諧波限制，而在DDC模式（¼抽?。┫拢拗埔蛩貫樽畈钇渌C波。

 

圖15. 圖12所示14位1 GSPS ADC設(shè)計(jì)的SNR/SFDR與頻率的關(guān)系

 

抽取輸出的FFT如圖16所示。使用DDC時(shí)，必須采取措施確保目標(biāo)頻段得到正確處理。本例中，NCO調(diào)諧至200MHz，使得目標(biāo)頻段落在抽取奈奎斯特區(qū)的中央。DDC可以方便地消除頻譜中不需要的頻率。因此，F(xiàn)PGA的處理開銷更低。

 

圖16：1/4抽取時(shí)1GSPS ADC的205MHz FFT；NCO調(diào)諧至200 MHz

 

作為對(duì)比，圖17顯示了AD9680在正常（全帶寬）工作模式下的FFT。

 

圖17：全帶寬模式下1 GSPS ADC的205 MHz FFT

 

通過這些圖形可知，DDC除了能改善帶內(nèi)噪聲性能之外，還能提供無干擾諧波的清潔頻譜。由于DDC對(duì)數(shù)據(jù)進(jìn)行濾波和抽?。ㄖ?50MSPS），因此還會(huì)降低輸出通道速率，這使得JESD204B串行接口具有更靈活的選項(xiàng)。系統(tǒng)設(shè)計(jì)人員可以選擇高通道速率（較昂貴）、低I/O數(shù)FPGA或低通道速率（較便宜）、高I/O數(shù)FPGA。

 

結(jié)論

RF采樣ADC為系統(tǒng)設(shè)計(jì)提供了獨(dú)特的優(yōu)勢(shì)，而在幾年前，這是無法實(shí)現(xiàn)的。業(yè)界期望加速基礎(chǔ)設(shè)施的設(shè)計(jì)和實(shí)現(xiàn)，以便應(yīng)對(duì)更高的帶寬需求。設(shè)計(jì)時(shí)間和預(yù)算不斷縮減，對(duì)可擴(kuò)展、可重新配置、更多由軟件驅(qū)動(dòng)的架構(gòu)的需求催生出新的設(shè)計(jì)范式。更高帶寬的需求伴隨著更高容量的需求。這就給FPGA I/O帶來了更大的壓力，而RF采樣ADC可以利用內(nèi)部DDC予以化解。