該認(rèn)證意味著TSMC極紫外光刻（EUV）工藝取得顯著進(jìn)步。與非EUV工藝節(jié)點(diǎn)相比，前者的晶片面積顯著減少，但仍保持卓越的性能。

 

以Design Compiler® Graphical綜合工具和IC Compiler™II布局布線工具為核心Synopsys設(shè)計(jì)平臺(tái)性能顯著增強(qiáng)，可充分利用TSMC的7-nm FinFET Plus工藝實(shí)現(xiàn)高性能設(shè)計(jì)。Design Compiler Graphical可以通過自動(dòng)插入過孔支柱（via-pillar）結(jié)構(gòu)，提高性能以及防止信號(hào)電遷移（EM）違規(guī)，并且可將信息傳遞給IC Compiler II進(jìn)行進(jìn)一步優(yōu)化。它還會(huì)在邏輯綜合時(shí)自動(dòng)應(yīng)用非默認(rèn)規(guī)則（NDR），并感知繞線層以優(yōu)化設(shè)計(jì)、提高性能。這些優(yōu)化（包括IC Compiler II總線布線），將會(huì)在整個(gè)布局布線流程中繼續(xù)進(jìn)行，以滿足高速網(wǎng)絡(luò)嚴(yán)格的延遲匹配要求。

 

PrimeTime®時(shí)序分析工具全面支持先進(jìn)的波形傳播（AWP）技術(shù)和參數(shù)化片上偏差（POCV）技術(shù)，并已經(jīng)進(jìn)行充分優(yōu)化，可解決更高性能和更低電壓場(chǎng)景中波形失真和非高斯分布偏差造成的影響。此外，PrimeTime感知物理信息的Sign-off擴(kuò)展了對(duì)過孔支柱的支持。

 

Synopsys強(qiáng)化了設(shè)計(jì)平臺(tái)功能，可以執(zhí)行物理實(shí)現(xiàn)、寄生參數(shù)提取、物理驗(yàn)證和時(shí)序分析，以支持TSMC的WoW技術(shù)。其中基于IC Compiler II的物理實(shí)現(xiàn)流程，全面支持晶圓堆疊設(shè)計(jì)，包括最初的裸晶布局規(guī)劃準(zhǔn)備到凸塊（bumps）布局分配，以及執(zhí)行芯片布線。物理驗(yàn)證由Synopsys 的IC Validator工具執(zhí)行DRC/LVS檢查，由StarRC™工具執(zhí)行寄生參數(shù)提取。

 

TSMC設(shè)計(jì)基礎(chǔ)架構(gòu)營(yíng)銷事業(yè)部資深處長(zhǎng)Suk Lee表示：“與Synopsys的持續(xù)合作以及TSMC 7-nm FinFET Plus工藝技術(shù)的早期客戶合作，使我們可以提供差異化的平臺(tái)解決方案，幫助我們的共同客戶更快地將開創(chuàng)性新產(chǎn)品推向市場(chǎng)。Synopsys設(shè)計(jì)平臺(tái)成功通過認(rèn)證，讓我們共同客戶的設(shè)計(jì)方案首次實(shí)現(xiàn)了基于EUV工藝技術(shù)的批量生產(chǎn)。”

 

Synopsys設(shè)計(jì)事業(yè)群營(yíng)銷和業(yè)務(wù)開發(fā)副總裁 Michael Jackson說：“我們與TSMC就7-nm FinFET Plus量產(chǎn)工藝進(jìn)行合作，使客戶公司可以放心地開始運(yùn)用高度差異化的Synopsys 設(shè)計(jì)平臺(tái)，設(shè)計(jì)日益龐大的SoC和多裸晶堆疊芯片。TSMC 7-nm FinFET Plus工藝認(rèn)證，讓我們的客戶可以享受到先進(jìn)的EUV工藝所帶來的功率和性能上的顯著提升，以及面積更大程度的節(jié)省，同時(shí)加快了其差異化產(chǎn)品的上市時(shí)間。”