【導讀】當在音頻范圍內(nèi)的頻率下工作時，某些表面貼裝電容器會表現(xiàn)出噪聲。最近的設(shè)計使用10μF，35V X5R 1206陶瓷電容器，該電容器會產(chǎn)生明顯的聲音噪聲。要使這樣的板靜音，可以使用Murata和Kemet等制造商的聲學靜音電容器。

傳統(tǒng)上在高壓功率晶體的設(shè)計中，采用硅材料的功率晶體要達到低通態(tài)電阻，必須采用超級結(jié)技術(shù)（superjunction），利用電荷補償?shù)姆绞绞估诰樱‥pitaxial layer）內(nèi)的垂直電場分布均勻，有效減少磊晶層厚度及其造成的通態(tài)電阻。但是采用超級結(jié)技術(shù)的高壓功率晶體，其最大耐壓都在 1000V 以下。如果要能夠耐更高的電壓，就必須采用碳化硅材料來制造功率晶體。以碳化硅為材料的功率晶體，在碳化硅的高臨界電場強度之下，即使相同耐壓條件之下，其磊晶層的厚度約為硅材料的 1/10，進而其所造成的通態(tài)電阻能夠有效被降低，達到高耐壓低通態(tài)電阻的基本要求。

在硅材料的高壓超級結(jié)功率晶體中，磊晶層的通態(tài)電阻占總通態(tài)電阻的 90%以上。所以只要減少磊晶層造成的通態(tài)電阻，就能有效降低總通態(tài)電阻值；而碳化硅功率晶體根據(jù)不同耐壓等級，通道電阻（Channel resistance， Rch）占總通態(tài)電阻的比值也有所不同。

例如在 650V 的碳化硅功率晶體中，通道電阻（ Channel resistance，Rch）占總通態(tài)電阻達 50%以上，因此要有效降低總通態(tài)電阻最直接的方式就是改善通道電阻值。 由通道電阻的公式，如式（1）可以觀察到，有效降低通道電阻的方法有幾個方向：減少通道長度 L、減少門極氧化層厚度 dox、提高通道寬度 W、提高通道的電子遷移率 μch、降低通道導通閾值電壓 VT，或者提高驅(qū)動電壓 VGS。然而幾種方法又分別有自身的限制。

1.減少通道長度 L，就必須考慮 DIBL 效應

2.減少門極氧化層厚度 dox，會造成門極氧化層的可靠度問題

3.提高通道寬度 W，必須增加功率晶體的面積，使成本增加

4.提高驅(qū)動電壓 VGS，會造成門極氧化層的可靠度問題

5.降低通道導通閾值電壓 VT，會造成應用上可能的誤導通現(xiàn)象

6.提高通道的電子遷移率 μch來改善功率晶體的通道通態(tài)電阻，但是必須從晶體平面

（crystal plane）選用及制程上著手

實際上利用提高通道的電子遷移率 μch來改善功率晶體的通道通態(tài)電阻，不僅是從制程上做調(diào)整，更是從晶體平面的選擇上做出選擇。在目前已量產(chǎn)的增強型碳化硅功率晶體的晶粒（die）結(jié)構(gòu)來看，大致上可以分為二種，平面式（planar）以及溝槽式（trench），如圖 1 所示。

圖 1 碳化硅功率晶體的結(jié)構(gòu)：（a）平面式（b）溝槽式

這兩種不同形式的結(jié)構(gòu)差異不僅僅在于是否以內(nèi)嵌的形式制造而成，更主要的差異在于功率晶體的通道是由不同的碳化硅晶體平面制成。硅材料是由純硅所組成，但是碳化硅材料會依照不同的原子排列而有著不同的晶體平面。傳統(tǒng)上平面式結(jié)構(gòu)會采用<0001>的硅平面（Si-face）制作通道，而溝槽式結(jié)構(gòu)功率晶體采用<1120>的晶體平面做為功率晶體的通道，根據(jù)實測結(jié)果，采用<1120>晶體平面時能夠有效利用其較高的電子遷移率，達到低的通態(tài)電阻。

圖 2 （a）碳化硅功率晶體的晶體平面（b）溝槽式功率晶體采用的晶體平面

（c）<1120>晶體平面的高電子遷移率

值得一提的是，在平面式碳化硅功率晶體制造通道采用的<0001>硅平面中，受到晶體缺陷程度較高，造成電子遷移率較低及產(chǎn)生較高的通道電阻。要克服這個問題，在設(shè)計上會使用較薄的門極氧化絕緣層，使其具有較低的門極閾值電壓（~2V），進而降低通道電阻，這也是平面式結(jié)構(gòu)功率晶體的特征之一。在實際應用時，會建議用戶在設(shè)計驅(qū)動電路時，截止時驅(qū)動電壓采用負電壓，以避免驅(qū)動時的錯誤操作造成功率晶體燒毀。反之，在溝槽式結(jié)構(gòu)的碳化硅功率晶體因其具有較高的門極閾值電壓（>4V），無論哪一種電路結(jié)構(gòu)，都不需要使用負電壓驅(qū)動。

如上所述，碳化硅材料具有高臨界電場強度，采用碳化硅做為高壓功率晶體材料的主要考量之一，是在截止時能夠以硅材料 1/10 的磊晶層厚度達到相同的耐壓。但在實際上功率晶體內(nèi)的門極氧化絕緣層電壓強度，限制了碳化硅材料能夠被使用的最大臨界電場強度，這是因為門極氧化絕緣層的最大值僅有 10MV/cm。按高斯定律推算，功率晶體內(nèi)與門極氧化絕緣層相鄰的碳化硅所能使用的場強度僅有 4MV/cm，如圖 3 所示。碳化硅材料的場強度越高，對門極氧化絕緣層造成的場強度就越高，對功率晶體可靠度的挑戰(zhàn)就越大。因此在碳化硅材料臨界電場強度的限制，使功率晶體的設(shè)計者必須采用不同于傳統(tǒng)的溝槽式功率晶體結(jié)構(gòu)，在能夠達到更低碳化硅材料場強度下，盡可能減少門極氧化絕緣層的厚度，以降低通道電阻值。在可能有效降低碳化硅材料臨界電場強度的溝槽式碳化硅功率晶體結(jié)構(gòu)，如英飛凌的非對稱溝槽式（Asymmetric Trench）結(jié)構(gòu)或是羅姆的雙溝槽式（Double

trench）結(jié)構(gòu)，都是能夠在達到低通態(tài)電阻的條件之下，維持門極氧化絕緣層的厚度，因門極氧化絕緣層決定了它的可靠度。

圖 3 門極氧化層場強度限制了功率晶體內(nèi)碳化硅材料的場強度

圖 4 碳化硅功率晶體結(jié)構(gòu)

（a）英飛凌的非對稱溝槽式結(jié)構(gòu) （b）羅姆的雙溝槽式結(jié)構(gòu)

門極氧化絕緣層的電場強度挑戰(zhàn)不僅來自碳化硅材料的影響，也來自門極氧化絕緣層它本身。硅材料在被制造半導體的過程中經(jīng)過蝕刻及氧化作用，可以產(chǎn)生厚度相對均勻、雜質(zhì)少的門極氧化層。但在碳化硅材料經(jīng)過蝕刻及氧化作用后，除了產(chǎn)生門極氧化絕緣層外，尚有不少的雜質(zhì)及碳，這些雜質(zhì)及碳會影響門極氧化層的有效厚度及碳化硅功率晶體的可靠度，如圖 5 所示。

圖 5 碳化硅門極氧化絕緣層受雜質(zhì)影響造成有效厚度改變

考慮到門極氧化層厚度對碳化硅功率晶體可靠度的影響，在門極氧化層的設(shè)計上必需考慮這些可能影響門極氧化層有效厚度的因素。除了采用更厚的門極氧化層設(shè)計以提高碳化硅的可靠性之外，還要針對門極氧化層進行遠超出額定門極電壓的長時間電壓測試。如圖 6 所示，VGUSE是門極電壓建議值，VGMAX 是額定門極電壓最大值，隨著時間推移增加門極電壓值，直到所有的功率晶體門極都燒毀失效。 采用這樣的門極測試，可以檢測出門極氧化層會在不同的電壓下產(chǎn)生失效。一般來說，在較低電壓下失效是由于上述雜質(zhì)造成有效門極厚度減少的外在缺陷（extrinsic defect）;而在較高電壓下的失效被稱為本質(zhì)缺陷（Intrinsic defect）），是來自 F-N 隧穿效應（Fowler-Nordheim tunneling）的作用，或是門極氧化層超過其最大電場 10MV/cm。

圖 6 碳化硅門極氧化層可靠度測試及其本質(zhì)缺陷及非本質(zhì)缺陷示意圖

碳化硅功率晶體的另一項設(shè)計挑戰(zhàn)就是門極閾值電壓的不穩(wěn)定性（threshold voltageinstability）。門極閾值電壓的不穩(wěn)定性，會影響碳化硅功率晶體的可靠度。如果碳化硅功率晶體的閾值電壓往上，會造成功率晶體的通態(tài)電阻值及導通損耗增加；反之，如果碳化硅功率晶體的閾值電壓往下，會造成功率晶體易產(chǎn)生誤導通而燒毀。門極閾值電壓的不穩(wěn)定性有兩種現(xiàn)象，可回復型閾值電壓滯后作用（Reversible threshold voltagehysteresis） 及不可回復型的閾值電壓漂移（threshold voltage drift）；門極閾值電壓的不穩(wěn)定性來自于門極氧化層及碳化硅的介面間存在缺陷（trap），如同對介面間的電容進行充放電，而門極電壓驅(qū)動過程造成電子或電洞被捕獲，從而形成閾值電壓的滯后作用。

圖 7 碳化硅功率晶體門極閾值電壓的滯后作用及偏移

如式（2），閾值電壓滯后作用是由門極氧化層接面的缺陷密度（Density of defect）及材料的帶隙（bandgap）所決定。相比于硅材料，碳化硅的材料缺陷密度比硅材料缺陷密度高 1000~10000 倍；而碳化硅的帶隙約為硅的 3 倍，因而造成碳化硅功率晶體的閾值電壓滯后作用在未經(jīng)處理之前，高達數(shù)伏特（V）之多，而硅材料只有數(shù)毫伏特（mV）。這也是電源供應器設(shè)計者在使用碳化硅功率晶體時所必須注意的考量重點之一。

碳化硅功率晶體在門極氧化層及碳化硅之間的電荷分布可簡單化區(qū)分為固定式電荷（