本文闡述了工藝過程的變化是怎樣引起實(shí)際阻抗發(fā)生變化的，以及怎樣用精確的現(xiàn)場(chǎng)解決工具(field solver)來(lái)預(yù)見這種現(xiàn)象。即使沒有工藝的變化，其它因素也會(huì)引起實(shí)際阻抗很大的不同。在設(shè)計(jì)高速電路板時(shí)，自動(dòng)化設(shè)計(jì)工具有時(shí)不能發(fā)現(xiàn)這種不很明顯但卻非常重要的問題。然而，只要在設(shè)計(jì)的早期步驟當(dāng)中采取一些措施就可以避免這種問題。這種技術(shù)稱做“防衛(wèi)設(shè)計(jì)”(defensive design)。

 

 

一個(gè)好的疊層結(jié)構(gòu)是對(duì)大多數(shù)信號(hào)整體性問題和EMC問題的最好防范措施，同時(shí)也最易被人們誤解。這里有幾種因素在起作用，能解決一個(gè)問題的好方法 可能會(huì)導(dǎo)致其它問題的惡化。很多系統(tǒng)設(shè)計(jì)供應(yīng)商會(huì)建議電路板中至少應(yīng)該有一個(gè)連續(xù)平面以控制特性阻抗和信號(hào)質(zhì)量，只要成本能承受得起，這是個(gè)很好的建議。EMC咨詢專家時(shí)常建議在外層上放置地線填充(ground fill)或地線層來(lái)控制電磁輻射和對(duì)電磁干擾的靈敏度，在一定條件下這也是一種好建議。

圖1：用電容模型分析疊層結(jié)構(gòu)中的信號(hào)問題

 

然而，由于瞬態(tài)電流的原因，在某些普通設(shè)計(jì)中采用這種方法可能會(huì)遇到麻煩。 首先，我們來(lái)看一對(duì)電源層/地線層這種簡(jiǎn)單的情況：它可看作為一個(gè)電容。可以認(rèn)為電源層和地線層是電容的兩個(gè)極板。要想得到較大的電容值，就需將兩個(gè)極板靠得更近(距離D)，并增大介電常數(shù)(ε▼r▼)。電容越大則阻抗越低，這是我們所希望的，因?yàn)檫@樣可以抑制噪聲。不管其它層怎樣安排，主電源層和地線層應(yīng)相鄰，并處于疊層的中部。如果電源層和地線層間距較大， 就會(huì)造成很大的電流環(huán)并帶來(lái)很大的噪聲。如果對(duì)一個(gè)8層板，將電源層放在一側(cè)而將地線層放在另一側(cè)，
 

將會(huì)導(dǎo)致如下問題：

 

1. 最大的串?dāng)_。由于交互電容增大，各信號(hào)層之間的串?dāng)_比各層本身的串?dāng)_還大。

 

2. 最大的環(huán)流。電流圍繞各電源層流動(dòng)且與信號(hào)并行，大量電流進(jìn)入主電源層并通過地線層返回。EMC特性會(huì)由于環(huán)流的增大而惡化。

 

3. 失去對(duì)阻抗的控制。信號(hào)離控制層越遠(yuǎn)，由于周圍有其它導(dǎo)體因此阻抗控制的精度就越低。

 

4. 由于容易造成焊錫短路，可能會(huì)增加產(chǎn)品的成本。

 

我們必須在性能和成本之間進(jìn)行折衷選擇，因此，怎樣安排數(shù)字電路板以獲得最好的SI和EMC特性呢？

 

PCB的各層分布一般是對(duì)稱的。不應(yīng)將多于兩個(gè)的信號(hào)層相鄰放置；否則，很大程度上將失去對(duì)SI的控制。最好將內(nèi)部信號(hào)層成對(duì)地對(duì)稱放置。除非有些信號(hào)需要連線到SMT器件,我們應(yīng)盡量減少外層的信號(hào)布線。

圖2：優(yōu)秀設(shè)計(jì)方案的第一步是正確設(shè)計(jì)疊層結(jié)構(gòu)

 

對(duì)層數(shù)較多的電路板，我們可將這種放置方法重復(fù)很多次。也可以增加額外的電源層和地線層；只要保證在兩個(gè)電源層之間沒有成對(duì)的信號(hào)層即可。

 

高速信號(hào)的布線應(yīng)安排在同一對(duì)信號(hào)層內(nèi)；除非遇到因SMT器件的連接而不得不違反這一原則。一種信號(hào)的所有走線都應(yīng)有共同的返回路徑(即地線層)。有兩種思路和方法來(lái)判斷什么樣的兩個(gè)層能看成一對(duì)：

 

1. 保證在相等距離的位置返回信號(hào)完全相等。這就是說(shuō)，應(yīng)將信號(hào)對(duì)稱地布線在內(nèi)部地線層的兩側(cè)。這樣做的優(yōu)點(diǎn)是容易控制阻抗和環(huán)流；缺點(diǎn)是地線層上有很多過孔，而且有一些無(wú)用的層。

 

2. 相鄰布線的兩個(gè)信號(hào)層。優(yōu)點(diǎn)是地線層中的過孔可控制到最少(用埋式過孔)；缺點(diǎn)是對(duì)某些關(guān)鍵信號(hào)這種方法的有效性下降。

 

采用第二種方法的話，元件驅(qū)動(dòng)和接收信號(hào)的接地連接最好能夠直接連接到與信號(hào)布線層相鄰的層面。作為一個(gè)簡(jiǎn)單的布線原則，表層布線寬度按英寸計(jì)應(yīng)小于按毫微妙計(jì)的驅(qū)動(dòng)器上升時(shí)間的三分之一(例如：高速TTL 的布線寬度為1英寸)。

 

如果是多電源供電，在各個(gè)電源金屬線之間必須鋪設(shè)地線層使它們隔開。不能形成電容，以免導(dǎo)致電源之間的AC耦合。

 

上述措施都是為了減少環(huán)流和串?dāng)_，并增強(qiáng)阻抗控制能力。地線層還會(huì)形成一個(gè)有效的EMC“屏蔽盒”。在考慮對(duì)特性阻抗的影響的前提下，不用的表層區(qū)域都可以做成地線層。

 

一種好的疊層結(jié)構(gòu)就能夠作到對(duì)阻抗的有效控制，其走線可形成易懂和可預(yù)測(cè)的傳輸線結(jié)構(gòu)?，F(xiàn)場(chǎng)解決工具能很好地處理這類問題，只要將變量數(shù)目控制到最少，就可以得到相當(dāng)精確的結(jié)果。

 

但是，當(dāng)三個(gè)以上的信號(hào)層疊在一起時(shí)，情況就不一定是這樣了，其理由很微妙。目標(biāo)阻抗值取決于器件的工藝技術(shù)。高速CMOS 技術(shù)一般能達(dá)到約70Ω； 高速TTL器件一般能達(dá)到約80Ω至100Ω。因?yàn)樽杩怪低ǔ?duì)噪聲容限和信號(hào)切換有很大的影響，所以進(jìn)行阻抗選擇時(shí)需要非常仔細(xì)；產(chǎn)品說(shuō)明書對(duì)此應(yīng)當(dāng)給出指導(dǎo)。

 

現(xiàn)場(chǎng)解決工具的初始結(jié)果可能會(huì)遇到兩種問題。首先是視野受到限制的問題，現(xiàn)場(chǎng)解決工具只對(duì)附近走線的影響做分析，而不考慮影響阻抗的其它層上的非平行走線?，F(xiàn)場(chǎng)解決工具在布線前，即分配走線寬度時(shí)無(wú)法知道細(xì)節(jié)，但上述成對(duì)安排的方法可使這個(gè)問題變得最小。

 

值得一提的是不完全電源層(partial power planes)的影響。外層電路板上在布線后經(jīng)常擠滿了接地銅線，這樣就有利于抑制EMI和平衡涂敷(balance plating)。如果只對(duì)外層采取這樣的措施，則本文所推薦的疊層結(jié)構(gòu)對(duì)特性阻抗的影響非常微小。

 

大量采用相鄰信號(hào)層的效果是非常顯著的。某些現(xiàn)場(chǎng)解決工具不能發(fā)現(xiàn)銅箔的存在，因?yàn)樗荒軝z查印制線和整個(gè)層面，所以對(duì)阻抗的分析結(jié)果是不正確的。當(dāng)鄰近的層上有金屬時(shí)，它就象一個(gè)不太可靠的地線層一樣。如果阻抗過低，瞬時(shí)電流就會(huì)很大，這是一個(gè)實(shí)際而且敏感的EMI問題。

 

導(dǎo)致阻抗分析工具失敗的另一個(gè)原因是分布式電容。這些分析工具一般不能反映引腳和過孔的影響(這種影響通常用仿真器來(lái)進(jìn)行分析)。這種影響可能會(huì)很大，特別是在背板上。其原因非常簡(jiǎn)單：特性阻抗通?？捎孟率龉接?jì)算：

√L/C

其中，L和C分別是單位長(zhǎng)度的電感和電容。

 

如果引腳是均勻排布的，附加的電容將大大影響這個(gè)計(jì)算結(jié)果。公式將變成：

√L/(C+C'') 

C''是單位長(zhǎng)度的引腳電容。

 

如果象在背板上那樣連接器之間用直線相連，就可用總線路電容以及除了第一和最后一個(gè)引腳之外的總引腳電容。這樣，有效阻抗就就會(huì)降低，甚至可能從 80Ω降到8Ω。為了求得有效值，需將原阻抗值除以：

√(1+C''/C)

這種計(jì)算對(duì)于元件選擇是很重要的。

 

 

模擬時(shí)，應(yīng)該考慮元件和封裝的電容(有時(shí)還應(yīng)包括電感)。要注意兩個(gè)問題。首先，仿真器可能不能正確模擬分布式電容；其次，還要注意不同生產(chǎn)情況對(duì)不完全層面和非平行走線的影響。許多現(xiàn)場(chǎng)解決工具都不能分析沒有全電源或地線層的疊層分布。然而，如果與信號(hào)層相鄰的是一個(gè)地線層，那么計(jì)算出的延遲會(huì)相當(dāng)糟糕，比如電容，會(huì)有最大的延遲；如果一個(gè)雙面板的兩層都布有許多地線和VCC 銅箔，這種情況就更嚴(yán)重。如果過程不是自動(dòng)化的話，在一個(gè)CAD系統(tǒng)中設(shè)置這些東西將會(huì)是很繁亂的。 

 

EMC的影響因素很多，其中許多因素通常都沒能得到分析，即使得到分析， 也往往是在設(shè)計(jì)完成以后，這就太遲了。下面是一些影響EMC的因素：

 

1. 電源層的槽縫會(huì)構(gòu)成了四分之一波長(zhǎng)的天線。對(duì)于金屬容器上需開安裝槽的場(chǎng)合，應(yīng)采用鉆孔方法來(lái)代替。

 

2. 感性元件。我曾碰到過一位設(shè)計(jì)人員，他遵循了所有的設(shè)計(jì)規(guī)則，也作了仿真，但他的電路板仍然有很多輻射信號(hào)。原因是：在頂層有兩個(gè)電感相互平行放置，構(gòu)成了變壓器。

 

3. 由于不完全接地層的影響,內(nèi)層低阻抗引起外層較大的瞬態(tài)電流。

 

采用防衛(wèi)設(shè)計(jì)可以避免這些問題中的大多數(shù)。首先應(yīng)該作出正確的疊層結(jié)構(gòu)和布線方略，這樣就有了好的開始。

 

這里沒有涉及某些基本問題，比如網(wǎng)絡(luò)拓?fù)?、信?hào)失真原因和串?dāng)_計(jì)算方法；只是分析了一些敏感的問題，以幫助讀者應(yīng)用從EDA系統(tǒng)得到的結(jié)果。任何分析都要依賴于所采用的模型，分析不到的因素也會(huì)對(duì)結(jié)果產(chǎn)生影響。過于復(fù)雜就象太不精確一樣，避免過多參量的變化（如印制線寬度等），有助于整齊、一致的設(shè)計(jì)。