如果您的FPGA設計無法綜合或者沒能按預期在開發(fā)板上正常工作，原因往往不明，要想在數以千計的RTL和約束源文件中找出故障根源相當困難，而且很多這些文件還可能是其他設計人員編寫的?？紤]到FPGA設計迭代和運行時間的延長，設計人員應該在設計流程的早期階段就找出可能存在的諸多錯誤，并想方設法重點對設計在開發(fā)板上進行驗證。
在特定條件下采用更智能的技術來隔離特定錯誤，找到問題電路的源頭并漸進式修復錯誤，這很重要。為了節(jié)省時間，您可以對時鐘、約束和模塊級接口進行初步設置檢查以確保符合設計規(guī)范，這樣就不必在綜合與布局布線（P&R）時浪費大量時間。
Synopsys 公司的Synplify Premier 和Synplify Pro FPGA設計工具以及Identify RTLDebugger 等產品能幫助設計人員完成上述工作。這些工具的特性使得設計人員能快速隔離錯誤，有效縮短運行時間，并減少開發(fā)板啟動所需的迭代次數。
精確找到開發(fā)板上的問題
如果開發(fā)板出現明顯的功能性錯誤，要縮小查找問題根源的范圍可能會相當困難。為了進行設計調試，我們應當創(chuàng)建附加電路并保留某些節(jié)點，以便我們對設計運行時得到的數據進行探測、檢查和分析。下面我們就看看如何用板級調試軟件來查找錯誤。
按下列四步法并利用RTL調試器，您能精確查找問題，并對信號和關注的條件采樣，然后將觀察結果關聯至原始RTL，從而將問題鎖定在RTL規(guī)范或約束設置范圍內。
第一步：指定探測。在RTL中明確要監(jiān)控哪些信號和條件。在此要聲明您所感興趣的觀察點（要觀察的信號或節(jié)點）和斷點（RTL控制流程聲明，如IF、THEN 和CASE 等）。
第二步：通過探測構建設計。利用附加的監(jiān)控電路——即用于根據您的監(jiān)控要求捕捉并導出調試數據的智能內部電路仿真器（IICE）——對FPGA設計進行綜合。
第三步：分析和調試。設計綜合完成之后，運行設計并用RTL調試器觀察數據。在開發(fā)板上運行測試時，觀察點和斷點共同觸發(fā)數據采樣，使您能在您所關注的非常明確的條件下觀察并調試特定節(jié)點的電路的行為。您可將觀察到的采樣數據寫入VCD 文件并將其關聯到RTL。
第四步：漸進性修復錯誤（incrementaLfix）。一旦找到了錯誤所在，就可以通過分級、漸進式流程在RTL或約束中漸進地進行修復。
時序和功能性錯誤的可視檢查
FPGA設計和調試工具還有一大優(yōu)點，就是能顯示RTL和網表級原理圖。舉例來說，具有互動調試功能的原理圖查看器能夠顯示設計的RTL和網表原理圖，便于您進行觀察并將時序報告和VCD 數據（設計在開發(fā)板上運行時產生）關聯至RTL源文件。查看器包含一個RTL視圖，用來以圖示的方式描述設計。該視圖在綜合RTL編譯階段后提供，由技術獨立的加法器、寄存器、大型多路選擇器和狀態(tài)機等組件構成。通過RTL原理圖，您可以交叉探測原始RTL，對不符合預定規(guī)范的設計進行調整，同時也可以探測到約束編輯器，從而更簡便地更新和指定約束（圖1）。
要將錯誤操作的源頭追溯到RTL，您可以利用RTL調試器在RTL原理圖上方實時插入觀察到的操作數據。
原理圖查看器包括一個網表級技術視圖，用于顯示綜合后的實際設計實現情況。在HDLAnalyst 原理圖查看器中，該視圖基于查找表、寄存器和DSP slice 等基本的賽靈思器件原語。您可在原理圖中對路徑進行交叉探測，追溯到原始的RTL以及綜合后和布局布線后的最終時序報告，以便分析和提高整體性能。
在FPGA中原型設計的ASIC 門控時鐘結構并非FPGA實現中的必要環(huán)節(jié)，這會導致FPGA資源使用效率低下。解決該問題的有效辦法就是用FPGA綜合軟件轉換時鐘。
大型設計的調試
在大型設計中探測所有信號是不可能，因為生成的數據量極為龐大，而且探測數據所需的額外調試邏輯也太大。片上調試方法的一個常見弊病是難以提前預測需要對哪些信號進行探測和監(jiān)控。
一些調試軟件通過分治法能夠在一定程度上解決這個問題。利用多路復用的采樣組，設計人員可以有選擇性地進行采樣并通過多路復用的路徑和共享的IICE 在信號組之間切換。這種方法增加了可觀察的信號和條件，而且不會增加數據存儲要求。您可以即時切換感興趣的信號組，不必花時間進行重新調整或重新綜合新的設計。
不幸的是，在探測和采樣數據時用使的調試IICE 邏輯會占用包括存儲器BRAM 在內的芯片資源。您可在SRAM 存儲卡中對IICE 采樣數據進行片外存儲，以減少片上BRAM 的使用。這種方法的另一個好處是能增加采樣數據的深度。
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我的設計無法綜合
設計錯誤的出現可能導致無法實現有效綜合或布局布線。由于存在成千上萬的RTL和約束源文件，因此可能需要幾個星期才能完成首次綜合與布局布線。進行FPGA原型設計時，應讓ASIC 設計源文件處于“FPGA就緒”狀態(tài)。舉例來說，就是要進行門時鐘轉換。
在 FPGA中原型設計的ASIC門控時鐘結構并非FPGA實現中的必要環(huán)節(jié)，這會導致FPGA資源使用效率低下。解決該問題的有效辦法就是用FPGA綜合軟件轉換時鐘。例如，門控或生成時鐘轉換功能可將生成時鐘和門控時鐘邏輯從順序組件的時鐘引腳轉移到使能引腳，這樣您就能將順序組件直接綁定到源時鐘，消除偏移問題，并減少設計中所需的時鐘源數量，進而節(jié)約資源。
在Synplify Premier 軟件中啟用門控時鐘選項：
– 選擇Project->Implementation Options
– 在GCC & Prototyping Tools 標簽中點擊Clock Conversion checkbox
或在TCL中使用以下命令
set_option -fix_gated_and_generated_ clocks 1
在Synplify Pro/Premier 中執(zhí)行門控和生成時鐘轉換，而set_option -conv_mux_xor_gated_clocks 1則針對基于Synopsys HAPS 的設計在Synplify Premier 時鐘樹的多路選擇器或OR 門上執(zhí)行門控時鐘轉換。
“完整”的系列時鐘約束包括在所有正確位置定義時鐘并在生成的時鐘之間定義關系。有時候，時鐘會出于某種原因與真正的源斷開關聯，例如時鐘源和時鐘目標端間產生了黑盒，這樣會造成順序組件的時鐘缺失或時鐘約束放置錯誤，導致首次時鐘轉換因為缺少時鐘約束而失敗。在許多情況下，轉換失敗是由約束不完整造成的。舉例來說，門控邏輯中可能存在一個組合回路，應在時鐘轉換之前利用異常處理約束將其打破。綜合編譯階段之后會提供一個門控時鐘報告，告訴您有哪些門控和生成時鐘已被轉換以及被轉換時鐘的名稱、類型、分組和相關約束。另一個時鐘列表則顯示的是未轉換的時鐘，并包含故障信息，用于說明原因。圖2 給出了報告實例。
舉例來說，如果設計中有黑盒子，您可以在RTL中指定具體的軟件命令，用于為自動化門控時鐘轉換提供輔助。比方說，采用 syn_gatedclk_clock_en 指令在黑盒子中指定啟用引腳的名稱，用syn_gatedclk_clock_en_polarity 指令指出黑盒子上時鐘使能端口的極性。每個轉換實例和驅動實例的時鐘引腳都被賦予一個可搜索的屬性，從而能在設計數據庫中識別，并提取到定制 TLC/Find 腳本生成報告中。
端口不匹配
設計包含公司內外部提供的文件。在設計中進行IP 實例化或預驗證分級模塊時，經常會出現“端口不匹配”錯誤，而且難以檢測，特別是出現在混合語言設計中更是如此。舉例來說，如果頂層VHDL實體 “Top”實例化Verilog 模塊“sub”，那么頂層VHDL聲明sub 有4 位端口，而實際Verilog 模塊只有3 位端口。就Synplify Premier 軟件而言，會立即將其標記為不匹配，并在單獨的日志報告中通過超級鏈接引用該錯誤。
視圖work.sub.syn_black_box 和視圖work.sub.verilog 之間的接口不匹配
細節(jié)：
========
源視圖work.sub.syn_black_box 中的以下位端口在目標視圖work.sub.verilog 中不存在。
=======================================
Bit Port in1［4］
Bit Port in2［4］
Bit Port dout［4］
多級層次中，如何將不匹配問題追蹤到問題模塊的RTL定義呢？工具應以某種方式給所有模塊實例打標簽，比方說采用orig_inst_of 屬性。屬性的值包括模塊的原始RTL名稱，可方便地檢索至RTL。例如，假設sub_3s 導致端口不匹配錯誤，那么我們就能用以下TCL命令找回RTL模塊的原始名稱“sub”：get_prop -prop orig_inst_of {v:sub_3s} 返回值為“sub”。
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約束的清除
指定充足且正確的約束將影響到結果質量和功能。約束聲明通常應包括三個元素：主時鐘和時鐘組定義、異步時鐘聲明、錯誤和多循環(huán)路徑聲明。
進行綜合之前檢查約束是一個很好的方法。提供約束查看器的工具能發(fā)現語法錯誤并分析時序約束和實例名稱是否適用，警示問題所在。比方說，它會報告通配符擴展后約束如何應用以及在定義時鐘約束后產生的時鐘關系。它會標出那些由于參數或對象類型無效或不存在而未被應用的時序約束。
進行綜合之前，在Synplify Pro/Premier 軟件中生成名為projectName_cck.rpt 的約束檢查器報告：
Synplify Pro/Premier GUI： Run -> Constraint check
或采用TCL命令：project -run constraint_check
注意，要避免潛在的MetA不穩(wěn)定性，應運行“異步時鐘報告”，提醒您注意那些在一個時鐘域啟動而在另一個時鐘域中結束的路徑。
在Synplify Pro/Premier 軟件中生成時鐘同步報告projectName_async_clk.rpt.csv：
Synplify Pro/Premier GUI：Analysis->Timing Analyst并選擇Generate Asynchronous Clock Report 選項。
采用TCL命令： set_option -reporting_async_clock
正確的方法是確保您充分且全面地對設計進行約束，而且不會過度約束（過度會導致運行時間延長，生成關鍵路徑錯誤報告）。確保您已完全指定多周期和錯誤路徑，并且已為得到的時鐘設置了約束（set_multicycle_path，set_false_path）。
縮短調試時間
實施潛在的RTL或約束故障解決方案可能需要好幾個小時才能看出結果。我們來看看如何利用分級“分治法”設計方法和“錯誤繼續(xù)”功能在單次綜合迭代中發(fā)現多個錯誤，從而減少迭代次數。
為縮短運行時間，模塊化流程必不可少。這種流程支持設計保存，能鎖定已經證明有效的設計部分。支持模塊化流程的工具能幫助您在進行綜合前創(chuàng)建RTL分區(qū)，也就是編譯點。一些軟件還能幫助設計人員將有故障的設計部分變成黑盒子，徹底將該部分導出并作為獨立的設計子項目進行再加工。一旦解決問題，子項目還能夠以網表形式通過自下而上的流程或用作為RTL通過自上而下的流程整合回原設計，甚至還能綜合利用自上而下和自下而上兩種流程。
要集成和調試大型設計，應盡早在設計進程中發(fā)現錯誤的說明。舉例來說，“錯誤繼續(xù)”功能可提供涉及每個綜合通過信息的組合錯誤報告。“錯誤繼續(xù)”能容許非致命的非語法HDL編譯問題和某些映射錯誤，因此設計人員可在每次綜合迭代中分析并完成盡可能多的設計內容。為了在帶有 SynplifyPro/Premier GUI 的Synplify Premier 軟件中調用“錯誤繼續(xù)”功能，應啟用項目視圖左側的Continue-on-Error 選項。
在TCL中：set_option –continue_on_error 1
用屬性is_error_blackbox=1 標記故障模塊和帶接口錯誤的實例父模塊，如圖3 所示
用TCL找到所有“故障實例”：
c_list ［find -hier -inst * -filter
@is_error_blackbox==1］
用TCL列出所有“故障模塊”：
get_prop -prop inst_of ［find -hier -inst
* -filter @is_error_blackbox==1］
要查看將被關入黑盒子或導出的故障模塊，請查找HDLAnalyst RTL視圖中的紅色塊（圖3）。
通過導出模塊隔離問題
您可將故障模塊作為完全獨立的綜合項目導出，以便專門對該模塊進行調試。導出過程會產生隔離的綜合項目，其中包含所有該模塊的源文件、語言標準和編譯庫，以及所含文件的目錄路徑和路徑順序，以達到對該模塊進行單獨綜合與調試的目的。如前一節(jié)所示，出現錯誤的模塊會自動在設計數據庫中標出錯誤屬性，并在設計原理圖中突出顯示，便于對該模塊進行查找和提取。
為了導出模塊及其所有相關源文件進行隔離調試，應首先在Synplify Pro/Premier 軟件GUI 中（圖4）的設計分級視圖或RTL視圖中選擇設計模塊或實例，然后點擊右鍵并在彈出菜單中選擇“Generate Dependent File List”。
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