中心議題：

• 信號(hào)完整性的電路板設(shè)計(jì)準(zhǔn)則

解決方案：

• 電路板的層疊
• 串?dāng)_和阻抗控制

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信號(hào)完整性(SI)問題解決得越早，設(shè)計(jì)的效率就越高，從而可避免在電路板設(shè)計(jì)完成之后才增加端接器件。SI設(shè)計(jì)規(guī)劃的工具和資源不少，本文探索信號(hào)完整性的核心議題以及解決SI問題的幾種方法，在此忽略設(shè)計(jì)過程的技術(shù)細(xì)節(jié)。

1 SI問題的提出

隨著IC輸出開關(guān)速度的提高，不管信號(hào)周期如何，幾乎所有設(shè)計(jì)都遇到了信號(hào)完整性問題。即使過去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今后一定會(huì)遇到信號(hào)完整性問題。

信號(hào)完整性問題主要指信號(hào)的過沖和阻尼振蕩現(xiàn)象，它們主要是IC驅(qū)動(dòng)幅度和跳變時(shí)間的函數(shù)。也就是說，即使布線拓?fù)浣Y(jié)構(gòu)沒有變化，只要芯片速度變得足夠快，現(xiàn)有設(shè)計(jì)也將處于臨界狀態(tài)或者停止工作。我們用兩個(gè)實(shí)例來說明信號(hào)完整性設(shè)計(jì)是不可避免的。

在通信領(lǐng)域，前沿的電信公司正為語音和數(shù)據(jù)交換生產(chǎn)高速電路板(高于500MHz)，此時(shí)成本并不特別重要，因而可以盡量采用多層板。這樣的電路板可以實(shí)現(xiàn)充分接地并容易構(gòu)成電源回路，也可以根據(jù)需要采用大量離散的端接器件，但是設(shè)計(jì)必須正確，不能處于臨界狀態(tài)。

SI和EMC專家在布線之前要進(jìn)行仿真和計(jì)算，然后，電路板設(shè)計(jì)就可以遵循一系列非常嚴(yán)格的設(shè)計(jì)規(guī)則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實(shí)際工作過程中，總會(huì)出現(xiàn)一些問題，為此，通過采用可控阻抗端接線，可以避免出現(xiàn)SI問題。簡而言之，超標(biāo)準(zhǔn)設(shè)計(jì)可以解決SI問題。

下面介紹設(shè)計(jì)過程通用的SI設(shè)計(jì)準(zhǔn)則。

2 設(shè)計(jì)前的準(zhǔn)備工作

在設(shè)計(jì)開始之前，必須先行思考并確定設(shè)計(jì)策略，這樣才能指導(dǎo)諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就SI而言，要預(yù)先進(jìn)行調(diào)研以形成規(guī)劃或者設(shè)計(jì)準(zhǔn)則，從而確保設(shè)計(jì)結(jié)果不出現(xiàn)明顯的SI問題、串?dāng)_或者時(shí)序問題。有些設(shè)計(jì)準(zhǔn)則可以由IC制造商提供，然而，芯片供貨商提供的準(zhǔn)則(或者你自己設(shè)計(jì)的準(zhǔn)則)存在一定的局限性，按照這樣的準(zhǔn)則可能根本設(shè)計(jì)不了滿足SI要求的電路板。如果設(shè)計(jì)規(guī)則很容易，也就不需要設(shè)計(jì)工程師了。

在實(shí)際布線之前，首先要解決下列問題，在多數(shù)情況下，這些問題會(huì)影響你正在設(shè)計(jì)(或者正在考慮設(shè)計(jì))的電路板，如果電路板的數(shù)量很大，這項(xiàng)工作就是有價(jià)值的。

3 電路板的層疊

某些項(xiàng)目組對(duì)PCB層數(shù)的確定有很大的自主權(quán)，而另外一些項(xiàng)目組卻沒有這種自主權(quán)，因此，了解你所處的位置很重要。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時(shí)還是發(fā)現(xiàn)電路板制造公差的良機(jī)。比如，如果你指定某一層是50Ω阻抗控制，制造商怎樣測(cè)量并確保這個(gè)數(shù)值呢？

其它的重要問題包括︰預(yù)期的制造公差是多少？在電路板上預(yù)期的絕緣常數(shù)是多少？線寬和間距的允許誤差是多少？接地層和信號(hào)層的厚度和間距的允許誤差是多少？所有這些信息可以在預(yù)布線階段使用。

根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。注意，幾乎每一個(gè)插入其它電路板或者背板的PCB都有厚度要求，而且多數(shù)電路板制造商對(duì)其可制造的不同類型的層有固定的厚度要求，這將會(huì)極大地約束最終層疊的數(shù)目。你可能很想與制造商緊密合作來定義層疊的數(shù)目。應(yīng)該采用阻抗控制工具為不同層生成目標(biāo)阻抗范圍，務(wù)必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。

在信號(hào)完整的理想情況下，所有高速節(jié)點(diǎn)應(yīng)該布線在阻抗控制內(nèi)層(例如帶狀線)，但是實(shí)際上，工程師必須經(jīng)常使用外層進(jìn)行所有或者部分高速節(jié)點(diǎn)的布線。要使SI最佳并保持電路板去耦，就應(yīng)該盡可能將接地層/電源層成對(duì)布放。如果只能有一對(duì)接地層/電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會(huì)遇到SI問題。你還可能遇到這樣的情況，即在未定義信號(hào)的返回通路之前很難仿真或者仿真電路板的性能。

4 串?dāng)_和阻抗控制

來自鄰近信號(hào)線的耦合將導(dǎo)致串?dāng)_并改變信號(hào)線的阻抗。相鄰平行信號(hào)線的耦合分析可能決定信號(hào)線之間或者各類信號(hào)線之間的“安全”或預(yù)期間距(或者平行布線長度)。比如，欲將時(shí)鐘到數(shù)據(jù)信號(hào)節(jié)點(diǎn)的串?dāng)_限制在100mV以內(nèi)，卻要信號(hào)走線保持平行，你就可以通過計(jì)算或仿真，找到在任何給定布線層上信號(hào)之間的最小允許間距。同時(shí)，如果設(shè)計(jì)中包含阻抗重要的節(jié)點(diǎn)(或者是時(shí)鐘或者專用高速內(nèi)存架構(gòu))，你就必須將布線放置在一層(或若干層)上以得到想要的阻抗
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5 重要的高速節(jié)點(diǎn)

延遲和時(shí)滯是時(shí)鐘布線必須考慮的關(guān)鍵因素。因?yàn)闀r(shí)序要求嚴(yán)格，這種節(jié)點(diǎn)通常必須采用端接器件才能達(dá)到最佳SI質(zhì)量。要預(yù)先確定這些節(jié)點(diǎn)，同時(shí)將調(diào)節(jié)元器件放置和布線所需要的時(shí)間加以計(jì)劃，以便調(diào)整信號(hào)完整性設(shè)計(jì)的指針。

6 技術(shù)選擇

不同的驅(qū)動(dòng)技術(shù)適于不同的任務(wù)。信號(hào)是點(diǎn)對(duì)點(diǎn)的還是一點(diǎn)對(duì)多抽頭的？信號(hào)是從電路板輸出還是留在相同的電路板上？允許的時(shí)滯和噪聲裕量是多少？作為信號(hào)完整性設(shè)計(jì)的通用準(zhǔn)則，轉(zhuǎn)換速度越慢，信號(hào)完整性越好。50MHZ時(shí)鐘采用500PS上升時(shí)間是沒有理由的。一個(gè)2-3NS的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，并有助于解決象輸出同步交換(SSO)和電磁兼容(EMC)等問題。

在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動(dòng)技術(shù)的優(yōu)越性。采用這些定制(或者半定制)器件，你就有很大的余地選定驅(qū)動(dòng)幅度和速度。設(shè)計(jì)初期，要滿足FPGA(或ASIC)設(shè)計(jì)時(shí)間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。

在這個(gè)設(shè)計(jì)階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個(gè)SI仿真程序和相應(yīng)的仿真模型(可能是IBIS模型)。

最后，在預(yù)布線和布線階段你應(yīng)該建立一系列設(shè)計(jì)指南，它們包括：目標(biāo)層阻抗、布線間距、傾向采用的器件工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。

7 預(yù)布線階段

預(yù)布線SI規(guī)劃的基本過程是首先定義輸入?yún)?shù)范圍(驅(qū)動(dòng)幅度、阻抗、跟蹤速度)和可能的拓?fù)浞秶?最小/最大長度、短線長度等)，然后運(yùn)行每一個(gè)可能的仿真組合，分析時(shí)序和SI仿真結(jié)果，最后找到可以接受的數(shù)值范圍。

接著，將工作范圍解釋為PCB布線的布線約束條件。可以采用不同軟件工具執(zhí)行這種類型的“清掃”準(zhǔn)備工作，布線程序能夠自動(dòng)處理這類布線約束條件。對(duì)多數(shù)用戶而言，時(shí)序信息實(shí)際上比SI結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號(hào)通路的時(shí)序。

在其它應(yīng)用中，這個(gè)過程可以用來確定與系統(tǒng)時(shí)序指針不兼容的引腳或者器件的布局。此時(shí)，有可能完全確定需要手工布線的節(jié)點(diǎn)或者不需要端接的節(jié)點(diǎn)。對(duì)于可編程器件和ASIC來說，此時(shí)還可以調(diào)整輸出驅(qū)動(dòng)的選擇，以便改進(jìn)SI設(shè)計(jì)或避免采用離散端接器件。

8 布線后SI仿真

一般來說，SI設(shè)計(jì)指導(dǎo)規(guī)則很難保證實(shí)際布線完成之后不出現(xiàn)SI或時(shí)序問題。即使設(shè)計(jì)是在指南的引導(dǎo)下進(jìn)行，除非你能夠持續(xù)自動(dòng)檢查設(shè)計(jì)，否則，根本無法保證設(shè)計(jì)完全遵守準(zhǔn)則，因而難免出現(xiàn)問題。布線后SI仿真檢查將允許有計(jì)劃地打破(或者改變)設(shè)計(jì)規(guī)則，但是這只是出于成本考慮或者嚴(yán)格的布線要求下所做的必要工作。

9 后制造階段

采取上述措施可以確保電路板的SI設(shè)計(jì)品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測(cè)試平臺(tái)上，利用示波器或者TDR(時(shí)域反射計(jì))測(cè)量，將真實(shí)電路板和仿真預(yù)期結(jié)果進(jìn)行比較。這些測(cè)量數(shù)據(jù)可以幫助你改進(jìn)模型和制造參數(shù)，以便你在下一次預(yù)設(shè)計(jì)調(diào)研工作中做出更佳的(更少的約束條件)決策。

10 模型的選擇

關(guān)于模型選擇的文章很多，進(jìn)行靜態(tài)時(shí)序驗(yàn)證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個(gè)模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數(shù)據(jù)卻很難獲得。本質(zhì)上，SI模型數(shù)據(jù)唯一的可靠來源是IC供貨商，他們必須與設(shè)計(jì)工程師保持默契的配合。IBIS模型標(biāo)準(zhǔn)提供了一致的數(shù)據(jù)載體，但是IBIS模型的建立及其品質(zhì)的保證卻成本高昂，IC供貨商對(duì)此投資仍然需要市場(chǎng)需求的推動(dòng)作用，而電路板制造商可能是唯一的需方市場(chǎng)。