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使用∑-Δ ADC構(gòu)建低功耗精密信號鏈應(yīng)用最重要的時(shí)序因素有哪些？

發(fā)布時(shí)間：2024-11-28 來源：ADI公司責(zé)任編輯：lina

【導(dǎo)讀】"時(shí)間至關(guān)重要"——這個(gè)古老的慣用語可以應(yīng)用于任何領(lǐng)域，但當(dāng)應(yīng)用于現(xiàn)實(shí)世界信號的采樣時(shí)，它是我們工程學(xué)科的支柱。當(dāng)嘗試降低功耗、實(shí)現(xiàn)時(shí)序目標(biāo)并滿足性能要求時(shí)，必須考慮測量信號鏈選擇何種ADC架構(gòu)類型：∑-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構(gòu)，系統(tǒng)設(shè)計(jì)人員便可創(chuàng)建所需的電路以獲得必要的系統(tǒng)性能。此時(shí)，設(shè)計(jì)人員需要考慮其低功耗精密信號鏈的最重要時(shí)序因素。

"時(shí)間至關(guān)重要"——這個(gè)古老的慣用語可以應(yīng)用于任何領(lǐng)域，但當(dāng)應(yīng)用于現(xiàn)實(shí)世界信號的采樣時(shí)，它是我們工程學(xué)科的支柱。當(dāng)嘗試降低功耗、實(shí)現(xiàn)時(shí)序目標(biāo)并滿足性能要求時(shí)，必須考慮測量信號鏈選擇何種ADC架構(gòu)類型：∑-Δ還是逐次逼近寄存器(SAR)。一旦選擇了特定架構(gòu)，系統(tǒng)設(shè)計(jì)人員便可創(chuàng)建所需的電路以獲得必要的系統(tǒng)性能。此時(shí)，設(shè)計(jì)人員需要考慮其低功耗精密信號鏈的最重要時(shí)序因素。

使用∑-Δ ADC構(gòu)建低功耗精密信號鏈應(yīng)用最重要的時(shí)序因素有哪些？

圖1. 信號鏈時(shí)序考量

需要高速度：低功耗信號鏈選擇SAR型還是∑-Δ型？

我們將重點(diǎn)關(guān)注測量帶寬低于10 kHz的精密低功耗測量和信號（例如溫度、壓力和流量），不過本文涉及的很多主題也可應(yīng)用于帶寬更寬的測量系統(tǒng)。

過去，當(dāng)探索低功耗系統(tǒng)時(shí)，設(shè)計(jì)人員會選擇∑-Δ ADC來實(shí)現(xiàn)對緩慢移動信號的較高精度測量。SAR被認(rèn)為更適用于需要轉(zhuǎn)換較多通道的高速測量，但新型SAR（如 AD4630-24 ）正在進(jìn)入傳統(tǒng)上使用∑-Δ ADC的高精度領(lǐng)域，因此以上說法并不是硬性規(guī)定。關(guān)于ADC架構(gòu)的實(shí)際例子，我們來看兩款低功耗產(chǎn)品并考慮與ADC信號鏈架構(gòu)相關(guān)的時(shí)序：AD4130-8 ∑-Δ ADC和 AD4696 SAR ADC，如表1所示。

表1. 超低功耗ADC

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采樣頻率抑或輸出數(shù)據(jù)速率？

SAR轉(zhuǎn)換器對輸入進(jìn)行采樣，在已知時(shí)間點(diǎn)捕獲信號電平。初始采樣（和保持）階段之后是轉(zhuǎn)換階段。獲取結(jié)果所需的時(shí)間很大程度上取決于采樣頻率。

∑-Δ轉(zhuǎn)換器以調(diào)制器頻率進(jìn)行采樣。調(diào)制器會過采樣，采樣速率遠(yuǎn)高于輸入信號的奈奎斯特頻率。額外的頻率跨度使得噪聲可以被轉(zhuǎn)移到更高頻率。然后，ADC對調(diào)制器輸出使用一種稱為"抽取"的處理，通過降低采樣速率來換取更高的精度。它是通過數(shù)字低通濾波器完成的，相當(dāng)于時(shí)域中的平均操作。

不同技術(shù)獲取轉(zhuǎn)換結(jié)果的方式有所不同，SAR產(chǎn)品文檔使用的概念是采樣頻率(fSAMPLE)，而∑-Δ產(chǎn)品的數(shù)據(jù)手冊使用輸出數(shù)據(jù)速率(ODR)。當(dāng)相對于時(shí)間詳細(xì)討論這些架構(gòu)時(shí)，我們會引導(dǎo)讀者區(qū)分二者。

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圖2. SAR (?SAMPLE)與∑-Δ (ODR)的比較

對于在多個(gè)通道上執(zhí)行一次轉(zhuǎn)換的多路復(fù)用ADC，在所有通道上執(zhí)行轉(zhuǎn)換所需的時(shí)間（包括建立時(shí)間等）稱為吞吐速率。

信號鏈的第一個(gè)時(shí)序考慮因素是偏置/激勵(lì)傳感器和信號鏈上電所需的時(shí)間。電壓和電流源需要開啟，傳感器需要偏置，啟動時(shí)間規(guī)格需要考慮。例如，對于基準(zhǔn)電壓引腳上的特定負(fù)載電容，AD4130-8片內(nèi)基準(zhǔn)電壓源的開啟建立時(shí)間為280 μs。片內(nèi)偏置電壓（可用于激勵(lì)傳感器）具有每nF 3.7 μs的啟動時(shí)間，但這取決于連接到模擬輸入引腳的電容量。

在研究了信號鏈中的上電時(shí)間之后，我們需要了解與ADC架構(gòu)相關(guān)的時(shí)序考量。我們首先將重點(diǎn)介紹超低功耗應(yīng)用中以∑-Δ ADC為核心的測量信號鏈，以及與此類ADC相關(guān)的重要時(shí)序考慮因素。SAR和∑-Δ信號鏈在影響時(shí)序的方面有一些重疊，例如運(yùn)用技術(shù)以使微控制器交互時(shí)間最小化，從而實(shí)現(xiàn)系統(tǒng)級功耗改進(jìn)。

使用∑-Δ ADC時(shí)的信號鏈時(shí)序考量

如果選擇的ADC是∑-Δ型而非SAR型，則需要考慮一組特定的時(shí)序因素。查看信號鏈時(shí)，需要探索的主要方面是模擬前端時(shí)序、ADC時(shí)序和數(shù)字接口時(shí)序，如圖1所示。

模擬前端時(shí)序考量

我們將分別探討這三個(gè)模塊，從模擬前端(AFE)開始。AFE可能因設(shè)計(jì)類型而異，但有一些共同方面適用于大多數(shù)電路。

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圖3. AFE ∑-Δ時(shí)序考量

AD4130-8是精密低功耗信號鏈產(chǎn)品組的一部分，經(jīng)過專門設(shè)計(jì)，具有豐富的特性組合，可在降低功耗的同時(shí)實(shí)現(xiàn)高性能。其中一些特性包括片上FIFO、智能通道時(shí)序控制器和占空比控制。

AD4130-8是ADI公司的超低功耗∑-Δ ADC?？紤]其片內(nèi)包含許多關(guān)鍵信號鏈構(gòu)建模塊，例如片內(nèi)基準(zhǔn)電壓源、可編程增益放大器(PGA)、多路復(fù)用器、傳感器激勵(lì)電流或傳感器偏置電壓等，超低電流令人印象深刻。

此器件的AFE包括一個(gè)片內(nèi)PGA，其使模擬輸入電流最小化，從而無需外部放大器來驅(qū)動輸入。過采樣之后的數(shù)字濾波器確保帶寬主要由數(shù)字濾波器控制。AD4130-8提供多個(gè)片內(nèi)sinc3和sinc4濾波器，另外還有用于抑制50 Hz和60 Hz噪聲的濾波器。sinc3和sinc4數(shù)字濾波器需要外部抗混疊濾波器作為補(bǔ)充。該抗混疊濾波器的作用是限制輸入信號的帶寬量。這是為了確保噪聲（例如變化率為調(diào)制器頻率fMOD的噪聲）不會混疊到通帶和轉(zhuǎn)換結(jié)果中。

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